[发明专利]封装基板及其制法

说明书

本公开提供一种封装基板及其制法，通过将电子元件与导电柱设于线路结构上，并形成包覆该电子元件与导电柱的绝缘层，且令该导电柱的端面外露于该绝缘层，以供电子装置堆迭于该封装基板的导电柱的端面上，借此缩减整体结构的堆迭高度及简化制程。

技术领域

本发明有关一种封装结构，特别涉及一种封装基板及其制法。

背景技术

随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，而为提升电性功能及节省封装空间，遂开发出不同的立体封装技术，例如，封装堆迭(Package on package，简称PoP)等技术，以配合各种芯片上大幅增加的输入/出端数量，进而将不同功能的集成电路整合于单一封装结构，这种封装方式能发挥系统封装(SiP)异质整合特性，可将不同功用的电子元件，例如：存储器存储器、中央处理器、绘图处理器、影像应用处理器等，通过堆迭设计达到系统的整合，适合应用于轻超薄各种电子产品。

图1为悉知用于PoP的半导体封装件1的剖面示意图。如图1所示，该半导体封装件1于一具有线路层(图略)的封装基板10上设置多个半导体元件11,12，再将电子装置15通过多个导电柱13堆迭于该封装基板10上，之后形成封装胶体14于该封装基板10与该电子装置15之间，以包覆所述半导体元件11,12与所述导电柱13。

然而，悉知半导体封装件1中，于该封装基板10上方设置所述半导体元件11,12，故于堆迭该电子装置15时，需考量所述半导体元件11,12及所述导电柱13的高度，因而增加该半导体封装件1的整体封装高度，导致难以缩小该半导体封装件1的尺寸且制程复杂；再者，若所述导电柱13的高度不一致，将提高电子装置15的设置困难度，甚或影响产品的良率。

因此，如何克服悉知技术的种种缺点，实为目前各界亟欲解决的技术问题。

发明内容

鉴于上述悉知技术的缺失，本发明提供一种封装基板及其制法，借此缩减整体结构的堆迭高度及简化制程。

本发明的封装基板，包括：线路结构；设于该线路结构上的电子元件；设于该线路结构上的多个导电柱；以及形成于该线路结构上且包覆该电子元件及该导电柱的绝缘层，并令各该导电柱的端面外露出该绝缘层的上表面。

本发明复提供一种封装基板的制法，包括：于一线路结构上设置电子元件与多个导电柱；以及形成绝缘层于该线路结构上以包覆该电子元件与该导电柱，且令各该导电柱的端面外露于绝缘层的上表面。

前述的封装基板及其制法中，该导电柱的端面凸出该绝缘层的上表面，以供接置电子装置于该导电柱的端面上。

前述的封装基板及其制法中，该导电柱的端面复可齐平或低于该绝缘层的上表面，以供形成导电元件于该导电柱的端面上，用以接置电子装置。

前述的封装基板及其制法中，该线路结构为大版面形式。

由上可知，本发明的封装基板及其制法，主要通过该电子元件与该导电柱埋设于该封装基板中的设计，以大幅降低该封装基板上方的外露元件的高度，故相较于悉知技术，于堆迭该电子装置时，可缩减电子封装件的整体封装高度，以利于缩小该电子封装件的尺寸。

此外，由于该电子元件埋设于该封装基板中，故能缩短该电子元件与线路结构之间的导电路径，因而能达到电性提升的目的。

又，将该电子元件与导电柱嵌埋于该封装基板中，可简化后续封装流程(如省略悉知封装胶体的制作)，以降低制作成本。

附图说明

图1为悉知半导体封装件的剖面示意图；以及

图2A至图2C为本发明的封装基板的一实施例的制法的剖面示意图；

图2D为应用本发明的封装基板的一实施例的剖面示意图；