[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底包括第一区、第二区和第三区，所述第三区位于所述第一区和第二区之间；形成从第一区延伸到第二区的伪栅结构，所述伪栅结构贯穿所述第三区；分别在所述第一区伪栅结构两侧的基底内形成第一源漏掺杂区；分别在所述第二区伪栅结构两侧的基底内形成第二源漏掺杂区；形成所述第一源漏掺杂区和第二源漏掺杂区之后，形成贯穿所述伪栅结构的介质开口，所述介质开口暴露出所述第三区的基底；在所述介质开口内形成层间介质层，所述层间介质层的顶部表面与伪栅结构的顶部表面齐平。所述方法能够降低在介质开口内形成层间介质层的难度。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体器件集成度的提高，静态随机存储器(Static Random AccessMemory，SRAM)的关键尺寸不断减小。

现有技术中的SRAM单元通常为6T结构。一种常见6T结构的SRAM单元通常包括存储单元和两个读写单元。其中存储单元包括两个上拉晶体管和两个下拉晶体管，两个上拉晶体管与字线相连，两个下拉晶体管与地线相连，存储单元有两个存储节点和两个打开节点，用于存储1或0信号；两个读写单元为两个传输晶体管，每个传输晶体管一端与存储单元的一个存储节点和一个打开节点相连，另一端与位线相连，用于对存储单元进行读写操作。

然而，静态随机存储器的关键尺寸减小，使得静态随机存储器的制造难度较大。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区、第二区和第三区，所述第三区位于所述第一区和第二区之间；形成从第一区延伸到第二区的伪栅结构，所述伪栅结构贯穿所述第三区；分别在所述第一区伪栅结构两侧的基底内形成第一源漏掺杂区；分别在所述第二区伪栅结构两侧的基底内形成第二源漏掺杂区；形成所述第一源漏掺杂区和第二源漏掺杂区之后，形成贯穿所述伪栅结构的介质开口，所述介质开口暴露出所述第三区的基底；在所述介质开口内形成层间介质层，所述层间介质层的顶部表面与伪栅结构的顶部表面齐平。

可选的，形成所述第一源漏掺杂区之前，还包括：在所述第二区基、第三区基底底、第三区伪栅结构和第二区伪栅结构上形成第一保护层；所述第一保护层的厚度为：6纳米～10纳米。

可选的，所述第一保护层的形成步骤包括：在所述第一区、第二区和第三区的基底以及伪栅结构上形成第一保护膜；去除位于所述第一区基底以及第一区伪栅结构上的第一保护膜，形成第一保护层。

可选的，所述第一源漏掺杂区的形成步骤包括：采用刻蚀工艺在所述第一区伪栅结构两侧的基底内形成第一开口；采用选择性外延沉积工艺在所述第一开口内形成外延层；在所述外延层内掺杂P型离子或N型离子，形成所述第一源漏掺杂区。

可选的，形成所述第二源漏掺杂区之前，还包括：在所述第一区基底、第三区基底、第一区伪栅结构和第三区伪栅结构上形成第二保护层；所述第二保护层的厚度为：6纳米～10纳米。

可选的，所述第二保护层的形成步骤包括：在所述第一区、第二区和第三区的基底以及伪栅结构上形成第二保护膜；去除位于所述第二区基底以及第二区伪栅结构上的第二保护膜，形成第二保护层。

可选的，所述第二源漏掺杂区的形成步骤包括：采用刻蚀工艺在所述第二区伪栅结构两侧的基底内形成第二开口；采用选择性外延沉积工艺在所述第二开口内形成外延层；在所述外延层内掺杂P型离子或N型离子，形成所述第二源漏掺杂区。

可选的，所述介质开口沿伪栅结构延伸方向上的尺寸为：20纳米～40纳米。

可选的，形成所述层间介质层之后，还包括：去除伪栅结构形成伪栅开口。