[发明专利]半导体器件、半导体电路以及瞬时阻挡器件

说明书

技术领域

本发明的实施例涉及半导体领域，更具体地涉及半导体器件、半导体电路以及瞬时阻挡器件。

背景技术

在利用互补金属氧化物半导体(CMOS)技术的半导体器件中，寄生npn和pnp双极结型晶体管(BJT)可形成在源极区、漏极区、n型阱、p型阱及衬底中。

寄生BJT在触发时可以会产生问题。例如，触发的寄生BJT可以会引起电源(VDD)线和接地(VSS)线之间的短路，这可以导致破坏相关的芯片或者相关电子系统出现故障

发明内容

本发明的实施例提供了一种半导体器件，包括：衬底；第一掺杂区，位于所述衬底中；第二掺杂区，位于所述第一掺杂区中；第三掺杂区，位于所述第一掺杂区中；第一瞬时阻挡单元，电连接至所述第二掺杂区；以及第二瞬时阻挡单元，电连接在所述第三掺杂区和所述第一瞬时阻挡单元之间。

本发明的实施例还提供了一种半导体电路，包括：寄生双极结型晶体管(BJT)，具有第一端子和第二端子；第一电源轨；以及第一瞬时阻挡单元，连接在所述寄生双极结型晶体管的第一端子和所述第一电源轨之间。

本发明的实施例还提供了一种瞬时阻挡器件，包括：PMOSFET，具有源极端子、栅极端子和连接至寄生双极结型晶体的漏极端子；以及过滤器，连接在所述PMOSFET的源极端子和栅极端子之间，其中，在发生瞬时事件时，所述过滤器短接所述PMOSFET的源极端子和栅极端子。

附图说明

结合附图阅读以下详细说明，可更好地理解本发明的各实施例。应注意到，根据工业中的标准时间，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。

图1示出了根据本发明的一些实施例的半导体器件的布局图。

图2A示出了根据本发明的一些实施例的沿着线AA'截取的图1中的半导体器件的示意性截面图。

图2B示出了根据本发明的一些实施例的图2A中所示半导体器件的等效电路的示意性电路图。

图2C示出了根据本发明的一些实施例的图2B中所示半导体器件的瞬时阻挡单元(transient block unit)。

图2D示出了根据本发明的一些实施例的图2B中所示寄生BJT的符号。

图3A示出了根据本发明的一些实施例的另一半导体器件的示意性截面图。

图3B示出了根据本发明的一些实施例的图3A中所示半导体器件的等效电路的示意性电路图。

图3C示出了根据本发明的一些实施例的图3B中所示寄生BJT的符号。

图4示出了根据本发明的一些实施例的另一半导体器件的布局图。

图5示出了根据本发明的一些实施例的沿着线AA'截取的图4中的半导体器件的示意性截面图。

图6示出了根据本发明的一些实施例的图5所示半导体器件的等效电路的示意性电路图。

图7A示出了根据本发明的一些实施例的施加在寄生BJT上的电压与分离寄生BJT的两个极区的间隔的关系。

图7B示出了根据本发明的一些实施例的施加在寄生BJT上的电压与分离寄生BJT的两个极区的间隔的关系。

图7C示出了根据本发明的一些实施例的施加在寄生BJT上的电压与分离寄生BJT的两个极区的间隔的关系。

图8示出了根据本发明的一些实施例的施加在寄生BJT上的电压与分离寄生BJT的两个极区的间隔的关系。

图9示出了根据本发明的一些实施例的施加在寄生BJT上的电压与分离寄生BJT的两个极区的间隔的关系。

图10示出了根据本发明的一些实施例的图1所示半导体器件至图4所示半导体器件的关系。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。