[发明专利]一种后栅无结与非门闪存存储器及其制作方法

说明书

本发明提供一种后栅无结与非门闪存存储器及其制作方法，所述存储器包括：衬底、绝缘层、二维半导体材料沟道层、碳纳米管栅阵列、栅俘获结构、保护层、源接触电极和漏接触电极。所述栅俘获结构包括隧道层、电荷俘获层及阻挡层，其中，所述隧道层位于所述沟道层之上，所述阻挡层环绕所述碳纳米管栅阵列中碳纳米管的外侧面，所述电荷俘获层包括环绕所述阻挡层外侧面的第一部分及位于所述隧道层之上并与所述第一部分接触的第二部分。本发明的后栅无结与非门闪存存储器采用二维半导体材料水平沟道，并采用了金属性碳纳米管栅阵列，且阻挡层及电荷俘获层环绕碳纳米管栅，不仅可以简化器件结构，提高存储单元密度，还可以获得更强的栅极电荷俘获性能。

技术领域

本发明属于集成电路技术领域，涉及一种后栅无结与非门闪存存储器及其制作方法。

背景技术

对于不同架构的与非门(NAND)存储器来说，按照存储层的材料划分可以分为三维浮栅存储器和三维电荷俘获存储器。前者主要由美国美光公司所推介，2015年底完成了技术上的准备，由于采用多晶硅浮栅作为存储层，存储单元面积更大，在实现更多层存储单元层叠时工艺难度较大，因此主要是通过把外围电路置于存储阵列下面来实现面积的缩减。对于后者三维电荷俘获存储器，又可以划分为垂直栅型和垂直沟道型。台湾旺宏推出的基于垂直栅结构的三维电荷俘获闪存结构，工艺上要难于垂直沟道型，一直未见其宣告量产。垂直沟道型三维电荷俘获存储器是最早实现大规模量产的闪存产品，2013年8月，三星电子推出了第一代24层的三维垂直沟道型电荷俘获三维存储器，2014年7月推出了第二代32层128Gb产品，2015年推出了48层256Gb的产品。

三星电子垂直沟道型三维电荷俘获存储器单元也是基于无结场效应晶体管结构。该芯片具有24层堆叠的字线(WL)。除最底层的单元选择晶体管为常规反型工作模式，其余每个字单元晶体管均为基于电荷捕获闪存无结薄膜晶体管(JL Charge Trap Flash Thin-film Transistor,JL-CTF TFT)。该器件关闭时要求多晶硅薄膜沟道(管状)处于全耗尽状态；因此，多晶硅薄膜厚度(TCH)要尽量薄。此外，进一步增加存储单元密度的强劲需求，也在不断推动缩小多晶硅薄膜沟道TCH。与工作在反型模式(IM)的器件相比，该产品表现出更优异的性能，可提供更快速的写入/擦除(P/E)速度，更大的内存窗口(12V)，和更好的耐力(＞10⁴次)；在150℃测试条件下，还具有优良的10年数据保留能力。更为出色的是该器件开关电流比大于10⁸，同时具备非常陡峭的亚阈值摆幅。但是器件沟道材料采用多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时又要求多晶硅薄膜厚度(T_CH)要尽量薄，工艺很难兼顾，影响产品良率。

硅(Si)晶体管被预测其栅极长度无法缩小到低于5纳米，因为届时其会出现严重的短沟道效应。作为硅的替代品，某些层状半导体因具有均匀的单原子层厚度、较低的介电常数、更大的带隙以及更重的有效载流子质量等特性使其更具吸引力，允许更小的栅极控制其电流。Sujay等人展示了一种栅极长度仅1nm的MoS₂晶体管，这种晶体管采用单壁碳纳米管作为栅极电极，其中，直径为1nm的单根碳纳米管嵌入位于MoS₂薄层(0.65nm厚)下ZrO₂薄膜中。这些超短器件表现出优异的开关特性，例如：摆动幅度约为65mV/dec的亚阈值，以及约10⁶的开关电流比。仿真结果显示其有效沟道长度在关状态时约3.9纳米，开状态约1纳米。(Science DOI:10.1126/science.aah4698)

因此，如何提供一种新的与非门闪存存储器及其制作方法，以利用二维半导体材料及碳纳米管的优点，进一步提高存储器的性能，并降低工艺难度，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种后栅无结与非门闪存存储器及其制作方法，用于解决现有技术中与非门闪存存储器体积较大，结构复杂，工艺难度高的问题。