[发明专利]半导体装置

说明书

本技术涉及能够提高成品率的半导体装置。本发明的易失性存储电路具有存储节点，并且存储输入的信息。多个非易失性元件通过相同的连接门连接到易失性存储电路的存储节点，并且用于控制非易失性元件的控制线分别连接到非易失性元件。这样，非易失性元件通过相同的连接门连接到易失性逻辑电路，从而提高成品率。本技术可适用于半导体装置。

技术领域

本技术涉及半导体装置，更具体地，涉及其成品率可被提高的半导体装置。

背景技术

迄今为止，为了提高半导体装置的成品率，已经实行了冗余救济。例如，作为这类技术，已经提出了为逻辑区内的基本单元设置与各个基本单元具有相同的构成的冗余单元的技术(例如，参见PTL 1)。

在该技术中，通过输入选择器来切换向基站单元或冗余单元的信号的输入。另外，通过输出选择器来切换从基站单元和冗余单元输出的信号中的哪个信号将被输出，从而救济故障的基本单元。也就是说，一个冗余单元连接到布置成阵列的多个基本单元。在这些基本单元任意之一中存在缺陷的情况下，使用冗余单元代替具有缺陷的基本单元。

顺便提及，近年来，随着逻辑电路的高度集成，需要半导体装置的电力消耗的降低。从而，例如，在半导体装置工作时，通过驱动电压的低电压提升来降低电力消耗，并且在半导体装置的待机时，即，在时钟停止时，通过电源门控(PG)来降低电力消耗。

然而，由于在PG中，对成为对象的逻辑电路的电力供给被停止，因此逻辑电路的状态不能返回到电力供给停止前的状态。也就是说，不能执行逻辑回归。

于是，提出一种把非易失性存储器(NVM)连接到成为PG对象的诸如触发电路之类的逻辑电路，从而在电源恢复时能够执行逻辑回归的非易失性电源门控(NVPG)技术。

引文列表

专利文献

PTL 1 JP 2010-41705A

发明内容

技术问题

现在，不同于存储器宏(Memory Macro)，即，静态随机存取存储器(SRAM)，成为NVPG的对象的逻辑电路不具有阵列构成。因此，不能执行通过输入输出(IO)冗余、字线(WL)冗余等的救济。

因此，连接到均成为NVPG的对象的逻辑电路的非易失性存储器的成品率与半导体装置的成品率直接相关。也就是说，当非易失性存储器的成品率降低时，半导体装置本身的成品率也降低。

鉴于这样的状况，作出了本技术，并且本技术使得成品率能够被提高。

问题的解决方案

本技术的第一方面的半导体装置设置有易失性逻辑电路、通过相同的连接门而连接到所述易失性逻辑电路的多个非易失性元件，以及分别连接到相应的非易失性元件的多条控制线。

所述多个非易失性元件可以通过连接门连接到易失性逻辑电路内的每个存储节点。

所述非易失性元件可以是铁磁隧道结元件或者电阻可变元件。

可以使所述多个非易失性元件具有相同的尺寸。

可以使所述多个非易失性元件具有彼此不同的尺寸。

所述多个非易失性元件可包括具有相同尺寸的非易失性元件和具有彼此不同的尺寸的非易失性元件。

所述多个非易失性元件可包括用于冗余救济的非易失性元件。

所述多个非易失性元件可被设置在彼此不同的层中。

在本技术的第一方面，在半导体装置中，设置易失性逻辑电路、通过相同的连接门而连接到所述易失性逻辑电路的多个非易失性元件，以及分别连接到相应的非易失性元件的多条控制线。