[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法。该半导体元件包含有一定义有至少一存储区域的基底、一形成于该基底上的网目型隔离结构、以及多个存储电极接触插塞。该存储区域内设置有多个存储单元。该网目型隔离结构包含有多个基本上同质的介电侧壁，以及多个由该多个介电侧壁定义的第一开口。该多个存储电极接触插塞分别设置于该多个第一开口内，且分别与该多个存储单元电连接。

技术领域

本发明涉及一种半导体元件及其制作方法，尤其是涉及一种半导体存储器元件及其制作方法。

背景技术

动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，以下简称为MOS)晶体管与一电容(capacitor)串联组成。

电容是通过存储电极(storage node)与形成于电极接触洞(node contact)中的导电结构电连接，并与MOS晶体管的漏极形成一位存取的通路，用于达到存储或输出数据的目的。随着DRAM集成度的提升，必须要减低DRAM存储单元中被电容所占据的面积，而为了使电容的电容量维持一个可以接受的数值，现有技术是采用堆叠电容的技术(stackedcapacitor)。堆叠电容的使用除了可以提供高电容量之外，也可降低每一个DRAM存储单元之间的相互干扰，更可对此种基本堆叠电容作多种形式的变化以提高表面积。一般而言，堆叠电容可以由其制造程序区分为位线上电容(capacitor over bit line，以下简称为COB)与位线下电容(capacitor under bit line，CUB)。

随着DRAM的集成度提高，COB中用以提供存储电极电连接的接触插塞结构与位线间的重叠边际(overlay margin)随之降低，换句话说即造成制作工艺良率的问题。因此，使DRAM性能不会降低的制作工艺方法与结构一直是DRAM技术开发所努力的方向。

发明内容

本发明的一目的在于改善制作工艺良率的半导体存储器元件及其制作方法。

本发明提供一种半导体元件，该半导体元件包含有一定义有至少一存储区域的基底、一形成于该基底上的网目型(mesh)隔离结构、以及多个存储电极接触插塞(storagenode contact plug)。该存储区域内设置有多个存储单元。该网目型隔离结构包含有多个基本上同质(essentially homogeneous)的介电侧壁(dielectric sidewall)，以及多个由该多个介电侧壁定义的第一开口(aperture)。该多个存储电极接触插塞分别设置于该多个第一开口内，且分别与该多个存储单元电连接。

本发明还提供一种半导体元件的制作方法，该制作方法包含有以下步骤。首先提供一基底，该基底上定义有至少一存储区域，且该存储区域内的该基底内形成有多个存储单元，该基底上更形成有一第一绝缘层，且该第一绝缘层包含有一第一绝缘材料。该存储区域内的该第一绝缘层内形成有多个位线结构，该多个位线结构是沿一第一方向延伸，并沿一第二方向排列，且该第一方向与该第二方向彼此垂直。接下来，在该基底上形成多个第一掩模图案(mask pattern)，该多个第一掩模图案是沿该第二方向延伸，并沿该第一方向排列，以使该第一绝缘层形成多个第一暴露部分。之后，移除该第一绝缘层的该多个第一暴露部分，以于该第一绝缘层内形成多个凹槽。而在形成该多个凹槽之后，在该基底上形成一第二绝缘层，该第二绝缘层填满该多个凹槽，并使该第一绝缘层形成多个第二暴露部分。该第二绝缘层包含有一第二绝缘材料，且该第二绝缘材料与该第一绝缘材料不同。随后移除该第一绝缘层的该多个第二暴露部分，以于该基底上形成一网目型隔离结构，该网目型隔离结构包含有多个基本上同质的介电侧壁以及多个由该多个介电侧壁定义的开口。在形成该多个开口之后，在该多个开口内分别形成一存储电极接触插塞。