[发明专利]半导体制造方法及其相关的半导体制造系统有效

专利信息
申请号: 201611190738.4 申请日: 2016-12-21
公开(公告)号: CN107134408B 公开(公告)日: 2022-03-22
发明(设计)人: 黄信华;林永隆;刘丙寅;蔡嘉雄 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: H01L21/18 分类号: H01L21/18;H01L21/67
代理公司: 北京德恒律治知识产权代理有限公司 11409 代理人: 章社杲;李伟
地址: 中国台*** 国省代码: 台湾;71
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摘要:
搜索关键词: 半导体 制造 方法 及其 相关 系统
【说明书】:

发明公开了一种半导体制造方法。该方法包括:提供第一晶圆和第二晶圆,其中,所述第一晶圆和所述第二晶圆接合在一起;将已接合的所述第一晶圆和所述第二晶圆浸没在超声波传输介质中;产生超声波;以及通过超声波传输介质,将超声波传导至已接合的第一晶圆和第二晶圆并且持续预定的时间段。本发明还公开了相关的用于至少减弱接合晶圆的接合强度的半导体制造系统。

技术领域

本发明总体涉及半导体领域,更具体地,涉及半导体制造方法及其相关的制造系统。

背景技术

半导体器件用于各种电子应用,例如,诸如个人电脑、手机、数码相机和其他电子设备。通常通过以下步骤来制造半导体器件:在半导体衬底上方相继沉积绝缘或介电层、导电层和半导电材料层;以及使用光刻来图案化这些材料层,以在衬底上形成电路组件和元件。

半导体工业通过不断减小最小特征尺寸来持续提高不同电子组件(例如,晶体管、二极管、电阻器、电容器等)的集成度,这使得更多的组件集成至给定的区域。在一些应用中,这些较小的电子组件也需要比先前的封装占用更小区域的较小的封装。

三维集成电路(3DIC)是半导体封装的最近发展,其中,多个半导体管芯彼此堆叠,诸如叠层封装(PoP)和系统级封装(SiP)封装技术。由于减小了堆叠管芯之间的互连件的长度,3DIC提供了提高的集成度以及诸如更快的速度和更高的带宽的其它优势。

形成3DIC的一些方法涉及将两个半导体晶圆接合起来。例如,采用熔融接合、共晶接合和混合接合将晶圆接合起来。

发明内容

根据本发明的一个方面,提供了一种半导体制造方法,包括:提供第一晶圆和第二晶圆,其中,所述第一晶圆和所述第二晶圆接合在一起;将已接合的所述第一晶圆和所述第二晶圆浸没在超声波传输介质中;产生超声波;以及通过所述超声波传输介质,将所述超声波传导至已接合的所述第一晶圆和所述第二晶圆并且持续预定的时间段。

根据本发明的另一方面,提供了一种半导体制造方法,包括:接合所述第一晶圆和所述第二晶圆;确定已接合的所述第一晶圆和所述第二晶圆的接合结果;以及根据所述接合结果,确定是否通过超声波来脱粘已接合的所述第一晶圆和所述第二晶圆。

根据本发明的又一方面,提供了一种用于至少减弱接合晶圆的接合强度的半导体制造系统,包括:容器;超声波传输介质,填充在所述容器中;超声波产生装置,设置在所述超声波传输介质中以用于产生超声波;以及支撑件,设置在所述超声波传输介质中以支撑所述接合晶圆;其中,通过所述超声波传输介质将所述超声波传导至所述接合晶圆。

附图说明

在阅读附图时,本发明的各个方面可从下列详细描述获得最深入理解。应当注意,根据工业中的标准实践,各个部件并非按比例绘制。事实上,为了清楚讨论,各个部件的尺寸可以任意增大或减小。

图1是根据本发明的示例性实施例的包括两个晶圆的接合晶圆的立体图;

图2是图1所示的接合晶圆的局部放大的截面图;

图3是根据本发明的示例性实施例示出的用于至少减弱接合晶圆的接合的半导体制造系统的示意图;

图4至图6是根据本发明的示例性实施例的用于减弱或脱粘接合晶圆的接合的工艺的中间阶段;以及

图7是根据本发明实施例示出的半导体制造方法的流程图。

具体实施方式

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