[发明专利]电子封装件及其制法

说明书

一种电子封装件及其制法，先设置第一电子元件于一承载件上，且该第一电子元件上设有第一绝缘层，再形成包覆该第一绝缘层与该第一电子元件的包覆层于该承载件上，接着仅需移除部分该包覆层与部分该第一绝缘层，即可于该包覆层及第一绝缘层上形成第二绝缘层及电性连接该第一电子元件的线路层。

技术领域

本发明有关一种半导体封装技术，尤指一种多芯片的电子封装件及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，例如芯片尺寸构装(Chip Scale Package,CSP)、芯片直接贴附封装(Direct Chip Attached,DCA)或多芯片模组封装(Multi-Chip Module,MCM)等覆晶型态的封装模组、或将芯片立体堆叠化整合为三维集成电路(3D IC)芯片堆叠技术等。

图1A至图1B为悉知多芯片模组封装制程的剖面示意图。

如图1A所示，第一芯片11与第二芯片12藉由黏着层100设于一承载件10的离形层10a上，并进行模压以形成一封装胶体13，使该封装胶体13包覆该第一及第二芯片11,12。具体地，该第一芯片11与第二芯片12上设有金属柱15与第一钝化层101,102，并以第二钝化层14覆盖该金属柱15。

如图1B所示，以研磨方式去除部分封装胶体13及第一与第二钝化层101,102,14，使该金属柱15外露于该封装胶体13。

然而，悉知多芯片模组封装制程中，当进行研磨制程时，须考量并控制各层所叠加的总厚度(如第一钝化层101,102、第二钝化层14及封装胶体13等的厚度)，也就是须研磨多层钝化层，以致于研磨制程的制程能力不足，而导致有过磨或作业性问题。尤其是当第一芯片与第二芯片的原始厚度不同时，若再叠加第一钝化层及第二钝化层时，两者总厚度将会有明显差异，导致部分芯片会有过磨问题或部分芯片会有研磨不足问题。

因此，如何克服悉知技术的缺点，实为目前各界亟欲解决的技术问题。

发明内容

鉴于上述悉知技术的缺失，本发明提供一种电子封装件及其制法，能提升研磨的制程能力，并可减少制程及节省成本。

本发明的电子封装件，包括：第一电子元件；第一绝缘层，其设于该第一电子元件与第二电子元件上；包覆层，其包覆该第一电子元件，且令该第一绝缘层外露于该包覆层；第二绝缘层，其形成于该包覆层与该第一绝缘层上；以及线路层，其形成于该第二绝缘层上且电性连接该第一电子元件。

本发明还提供一种电子封装件的制法，其包括：设置至少一第一电子元件于一承载件上，且该第一电子元件上设有第一绝缘层；形成包覆层于该承载件上，以包覆该第一绝缘层与第一电子元件；移除部分该包覆层与部分该第一绝缘层，以令该第一绝缘层外露于该包覆层；形成第二绝缘层于该包覆层与该第一绝缘层上；以及形成线路层于该第二绝缘层上且电性连接至该第一电子元件。

前述的制法中，还包括移除该承载件。

前述的电子封装件及其制法中，该第一电子元件具有相对的作用面及非作用面，该第一绝缘层设于该作用面上。

前述的电子封装件及其制法中，该包覆层的上表面齐平该第一绝缘层的上表面。

前述的电子封装件及其制法中，还包括形成于该第一绝缘层及第二绝缘层中的多个导电盲孔，以供该线路层藉由该导电盲孔电性连接至该第一电子元件。

前述的电子封装件及其制法中，还包括形成多个导电元件于该线路层上。

前述的电子封装件及其制法中，还包括嵌埋第二电子元件于该包覆层中，且该第二电子元件的高度不同于该第一电子元件的高度，并使该第一绝缘层还设于该第二电子元件上，而令该线路层还电性连接该第二电子元件。