[发明专利]电子封装件及其制法

说明书

技术领域

本发明有关一种封装结构，尤指一种电子封装件及其制法。

背景技术

目前半导体封装技术包括打线式(Wire bonding)及覆晶式(Flip Chip)半导体封装技术。

参阅图1，悉知打线式半导体封装件1使用一导线架10，其具有一晶片座100及形成于晶片座100周围的多个导脚101，以将半导体晶片11通过银胶12黏接至该晶片座100上并以多个焊线13电性连接该半导体晶片11与该些导脚101，之后经由一封装胶体14包覆该半导体晶片11、晶片座100、焊线13及局部导脚101。

然而，该银胶12以点胶(Dispenser)方式形成，因而于该半导体晶片11黏接该银胶12时，该半导体晶片11会稍微滑移，且于形成该封装胶体14时，该半导体晶片11会受到该封装胶体14的冲击作用力，故于上述情况的发生后，该半导体晶片11会产生偏移(如图1’所示的虚线所代表的半导体晶片11)，而此偏移量往往超出打线作业中可校正焊线13的接点的范围(焊线13由半导体晶片11打设至导脚101的作业需十分精确)，也就是该焊线13未能正确地打设于该导脚101上，致使该焊线13容易发生折损、结合力降低、或断裂而脱落等现象，进而影响应用该半导体封装件1的电子产品的良率。

因此，如何避免悉知技术中的种种缺失，实已成为目前亟欲解决的课题。

发明内容

鉴于上述悉知技术的种种缺失，本发明提供一种电子封装件及其制法，以提高半导体封装件的电子产品的良率。

本发明的电子封装件，包括：绝缘层；电子元件，其设于该绝缘层中；多个止挡块，其设于该绝缘层中并围绕于该电子元件周围；以及线路结构， 其设于该绝缘层中并位于该些止挡块周围，使该些止挡块位于该电子元件与该线路结构之间。

前述的电子封装件中，还包括设于该绝缘层上并接触该电子元件的散热件。

本发明还提供一种电子封装件的制法，包括：提供一承载板，该承载板表面定义有相邻的布线区及置晶区；形成线路结构于该承载板的布线区上，且形成多个止挡块于该承载板的置晶区的边缘上；设置电子元件于该承载板的置晶区上；以及形成绝缘层于该承载板上，以包覆该电子元件、止挡块与线路结构。

前述的制法中，复包括于形成该绝缘层后，移除部分或全部该承载板。

前述的电子封装件及其制法中，该电子元件齐平(或外露)该绝缘层的表面。

前述的电子封装件及其制法中，该止挡块齐平(或外露)于该绝缘层的表面。

前述的电子封装件及其制法中，该线路结构具有多个布设于该承载板上(或于该止挡块周围)的导电线路及至少一布设于该导电线路上的导电柱。例如，该导电线路齐平(或外露于)该绝缘层的表面，且该导电柱为铜柱体或焊锡柱体，而该导电柱外露于该绝缘层的表面。

前述的电子封装件及其制法中，还包括于形成该绝缘层前，该电子元件通过多个焊线电性连接该线路结构。

前述的电子封装件及其制法中，还包括形成线路层于该绝缘层上，以令该线路层电性连接该电子元件与该线路结构。

前述的电子封装件及其制法中，还包括于该绝缘层上形成多个电性连接该线路结构的导电元件。

由上可知，本发明的电子封装件及其制法，主要通过该止挡块的设计，以限制该电子元件的移动范围，故于该电子元件黏结于该承载板上及形成该绝缘层时，该电子元件不会过度偏移，也就是偏移量不会超出打线作业中可校正焊线的接点的范围，避免发生如悉知技术的焊线折损或脱落等现象，进而有效提升该电子封装件的良率；再者，通过该止挡块的设计可提高电子元件的放置位置及电性连接该电子元件的精度，避免悉知制程需逐一识别对位 而影响产出，进而实现大版面量产目的；另外，本发明可同时完成电子元件载具制作与电子元件封装制程，进而降低整体封装成本及生产时间。

附图说明

图1为悉知半导体封装件的剖视示意图；

图1’为悉知半导体封装件的局部上视示意图；

图2A至图2E为本发明的电子封装件的制法第一实施例的剖视示意图；

图2A’为图2A的局部上视示意图；

图2D’为图2D的局部上视示意图；

图2E’为图2E的另一实施例的剖视示意图；

图3A至图3C为本发明的电子封装件的制法第二实施例的剖视示意图；以及

图3C’及图3C”为图3C的其它不同实施例的剖视示意图。

其中，附图标记说明如下：

1 半导体封装件

10 导线架