[发明专利]半导体元件封装体及半导体元件封装制程

说明书

技术领域

本发明是有关于一种封装技术，且特别是有关于一种半导体元件封装体及半导体元件封装制程。

背景技术

随着电子科技的不断演进，更人性化、功能性更复杂的电子产品不断推陈出新，各种电子产品无不朝向轻量化与薄型化的趋势发展。电子产品内部的半导体元件的重量及体积决定了电子产品本身的重量及体积，因此，目前半导体元件(例如积体电路)的制造、封装同样朝向轻量化与薄型化发展。一般常见的半导体元件封装方式包括小型外引脚封装(Small Outline Package，SOP)、方形扁平封装(Quad Flat Package，QFP)、球格阵列(Ball Grid Array，BGA)封装等。不论是何种型式的半导体元件封装，都是以能够达到更小的厚度、更小的体积及更少的重量为目标。除了达成轻量化与薄型化的目的外，封装成本、制程复杂度、封装良率等也是此领域的研发人员关注的议题。

发明内容

本发明提供一种半导体元件封装体及半导体元件封装制程。

本发明的半导体元件封装制程，其包括下列步骤。以三维列印方式在具有一凹槽的一载板上形成一图案化导电层以及覆盖图案化导电层的一防焊层，其中图案化导电层与防焊层自凹槽内延伸至凹槽外，而部分的图案化导电层被防焊层所暴露。接着，将至少一半导体元件设置于凹槽内的图案化导电层上，并使至少一半导体元件与图案化导电层电性连接。

在本发明的一实施例中，上述的载板的形成方法包括：提供一介电核心层，并且在介电核心层上形成凹槽。

在本发明的一实施例中，上述的载板的形成方法包括：提供一导电核心层；在导电核心层上形成凹槽；以及形成一包覆导电核心层的介电层。

在本发明的一实施例中，上述的图案化导电层包括自凹槽内延伸至凹槽外的多条导线，而各条导线分别包括一第一接垫、一第二接垫以及一导电迹线，第一接垫分布于凹槽内，第二接垫分布于凹槽外，且导电迹线自凹槽内延伸至凹槽外以连接于第一接垫与第二接垫之间。此外，前述的第一接垫与第二接垫被防焊层所暴露，且半导体元件与第一接垫电性连接。

在本发明的一实施例中，上述的半导体元件通过多个导电凸块与图案化导电层电性连接。

在本发明的一实施例中，上述的半导体元件封装制程可进一步包括：在半导体元件与载板之间形成一底填材料以包覆凸块。

在本发明的一实施例中，上述的半导体元件与所述图案化导电层电性连接的方法包括：将半导体元件设置于凹槽内的图案化导电层上，并使半导体元件的一背面朝向载板；在凹槽内形成一延伸结构，此延伸结构具有一布线表面，此布线表面衔接半导体元件的一有源表面与凹槽的一底面；以及以三维列印方式在有源表面、布线表面以及底面上形成多条连接线路，其中连接线路电性连接于半导体元件与凹槽内的图案化导电层之间。

在本发明的一实施例中，上述的半导体元件包括一第一半导体元件与一第二半导体元件，而第一、第二半导体元件与图案化导电层电性连接的方法包括：将第一、第二半导体元件堆叠在凹槽内的图案化导电层上，并使第一半导体元件的一第一背面及第二半导体元件的一第二背面朝向载板；在凹槽内形成一第一延伸结构与一第二延伸结构，其中第一延伸结构具有一第一布线表面，第二延伸结构具有一第二布线表面，而第一布线表面衔接第一半导体元件的一第一有源表面与凹槽的一底面，且第二布线表面衔接第二半导体元件的一第二有源表面与第一有源表面；以及以三维列印方式在第二有源表面、第二布线表面、第一有源表面、第一布线表面以及底面上形成多条连接线路，以使连接线路电性连接于第一、第二半导体元件与凹槽内的图案化导电层之间。

在本发明的一实施例中，上述的半导体元件封装制程可进一步包括：在凹槽内形成一封装材料以包覆半导体元件。

在本发明的一实施例中，上述的封装材料填平凹槽。

在本发明的一实施例中，上述的半导体元件封装制程可进一步包括：在 封装材料以及凹槽以外的载板上形成与图案化导电层电性连接的一外部线路。

在本发明的一实施例中，上述的半导体元件封装制程可进一步包括：在凹槽以外的载板上形成与图案化导电层电性连接的一外部线路。