[发明专利]封装基板及其制法

说明书

本发明提供一种封装基板及其制法，封装基板包括一绝缘层、多个嵌设于该绝缘层上且包含有柱体与电性连接垫的导电凸块、以及嵌埋于该绝缘层中并电性连接多个所述导电凸块的多个导电柱，各该柱体外露该绝缘层，且多个所述电性连接垫嵌埋于该绝缘层中，其中，该柱体的宽度小于该电性连接垫的宽度，以通过将多个所述导电凸块形成于该封装基板上而有利于后续与半导体芯片的结合。

技术领域

本发明有关一种封装基板，尤指一种具导电凸块的封装基板及其制法。

背景技术

随着电子产业的发达，现今的电子产品已趋向轻薄短小与功能多样化的方向设计，半导体封装技术亦随之开发出不同的封装型态，其中，球栅阵列式(Ball grid array，简称BGA)封装，为一种先进的半导体封装技术，其特点在于采用一封装基板来安置半导体组件，并于该封装基板背面植置多数个成栅状阵列排列的焊球(Solder ball)，并藉多个所述焊球将整个封装单元焊结并电性连接至外部电子装置，使相同单位面积的承载件上可容纳更多输入/输出连接端(I/O connection)以符合高度集成化(Integration)的半导体芯片的需求。

再者，为了符合半导体封装件轻薄短小、多功能、高速度及高频化的开发方向，芯片已朝向细线路及小孔径发展。

如图1所示，现有半导体封装件1是将半导体芯片10与被动组件10’覆晶设于封装基板11上侧，再于该封装基板11下侧植设多个焊球14。具体地，该半导体芯片10上设有铜凸块(Cu pillar)101与焊锡凸块100，以结合至该封装基板11的电性连接垫110，再以底胶12包覆该铜凸块101，且该被动组件10’通过焊锡凸块100结合至该封装基板11的电性连接垫110。即，现有半导体封装件1中需于该半导体芯片10上进行铜凸块101的电镀工艺，以利于与该封装基板11进行细线路间距(Fine bump pitch)的连接。

然而，于该半导体芯片10上制作该铜凸块101的工艺成本高，不利于生产。

再者，于半导体芯片10的表面上电镀形成多个所述铜凸块101时，由于多个所述铜凸块101的高度控制不易，若多个所述铜凸块101的高度彼此不同，将使多个所述铜凸块101所排列成的栅状阵列(grid array)产生共面性(coplanarity)不良问题，导致接点应力(stress)不平衡而造成该半导体芯片10损坏。

因此，如何避免现有技术中的种种缺陷，实已成为目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺陷，本发明提供一种封装基板，包括：一绝缘层，具有相对的第一表面与第二表面，且该第一表面上具有至少一凹部；多个导电凸块，设于该凹部中并包含一体成形的柱体与电性连接垫，其中该柱体外露于该绝缘层的第一表面，该电性连接垫嵌埋于该绝缘层中，且该柱体的宽度小于该电性连接垫的宽度；以及多个导电柱，结合于多个所述电性连接垫上且嵌埋于该绝缘层中。

前述的封装基板中，还包括形成于该柱体上的阻障层，以令该阻障层外露于该绝缘层的第一表面。

本发明亦提供一种封装基板的制法，包括：形成导体层于一承载件上，且该导体层具有多个开孔；形成多个导电凸块于该导体层上，该导电凸块包含形成于多个所述开孔中的柱体及设于该导体层上的电性连接垫，且该柱体与该电性连接垫一体成形，其中，该柱体的宽度小于该电性连接垫的宽度；形成多个导电柱于多个所述电性连接垫上；形成绝缘层于该承载件上，以令该绝缘层包覆多个所述导电凸块与多个所述导电柱；移除该承载件；以及移除全部该导体层，以令该绝缘层对应该导体层处形成凹部，且使该导电凸块的柱体凸出该凹部的底面。

前述的制法中，还包括于形成多个所述导电凸块于该导体层上之前，形成阻障层于该导体层上及多个所述开孔中。

于一实施例中，该阻障层还形成于该承载件上，且于移除全部该导体层之后，移除全部该阻障层。