[发明专利]半导体元件及其制作方法

说明书

技术领域

本发明涉及一种制作半导体元件的方法，尤其是涉及一种形成接触洞时于外延层与浅沟隔离之间留下遮盖层的方法。

背景技术

近年来，随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin field effect transistor,Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(drain induced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。

然而，在现行的鳍状场效晶体管元件制作工艺中，鳍状结构与后续外延层的搭配仍存在许多瓶颈，进而影响整个元件的漏电流及整体电性表现。因此如何改良现有鳍状场效晶体管制作工艺即为现今一重要课题。

发明内容

为解决上述问题，本发明提供一种制作半导体元件的方法。首先提供一基底，然后形成一第一鳍状结构以及一第二鳍状结构于基底上，形成一第一外延层于第一鳍状结构上以及一第二外延层于第二鳍状结构上，接着形成一遮盖层于第一外延层及第二外延层上，其中第一外延层及第二外延层之间的一距离介于遮盖层厚度的二倍至遮盖层厚度的四倍。

本发明另一实施例公开一种半导体元件，其包含：一基底，一鳍状结构 设于基底上，一浅沟隔离设于基底上并环绕鳍状结构，一外延层设于鳍状结构上以及一遮盖层设于外延层及浅沟隔离之间。

附图说明

图1为本发明较佳实施例制作一半导体元件的上视图；

图2至图3为本发明制作一半导体元件的立体示意图；

图4至图6为图3中沿着切线AA'的剖面示意图；

图7为本发明较佳实施例制作一半导体元件的上视图。

12基底14 鳍状结构

16浅沟隔离18 栅极结构

20介质层22 多晶硅材料

24间隙壁26 外延层

28倒V型上表面 30 V型下表面

32遮盖层34 介电层

36高介电常数介电层38 功函数金属层

40低阻抗金属层42 接触洞

44第一金属层46 第二金属层

48金属硅化物50 第三金属层

52接触插塞

具体实施方式

请参照图1至图7，图1至图7为本发明较佳实施例制作一半导体元件的方法示意图，其中图2为图1中虚线部分的立体示意图，图2至图3为本发明制作半导体元件的立体示意图，图4至图6为图3中沿着切线AA'的剖面示意图，图6又为图7中沿着切线BB’的剖面示意图。如图1至图2所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，其上可定义有一晶体管区，例如一NMOS晶体管区或PMOS晶体管区。基底12上具有至少一鳍状结构14及一绝缘层(图未示)，其中鳍状结构14的底部是被绝缘层，例如氧化硅所包覆而形成浅沟隔离16，且部分的鳍状结构14上另分别设有多个虚置栅极或栅极结构18。需注意的是，为了凸显鳍状结构与栅极结构的 设置位置与结构态样，图2仅绘示单一栅极结构横跨单一鳍状结构的实施例。