[发明专利]芯片的叠层封装结构及叠层封装方法

说明书

本发明提供一种芯片的叠层封装结构以及叠层封装方法，在所述叠层封装结构中，在进行第一层管芯封装时通过互连体和第一重布线体将电极引出，适应于焊盘间距密度较高的芯片封装，同时无需用到键合引线，减少了封装电阻，此外，利用贯穿第一包封体和基板的贯穿体引出第二层芯片上的电极，从而实现了芯片的叠层封装，有效的减少了集成电路的封装面积以及引脚数量。

技术领域

本发明涉及芯片封装技术领域，尤其涉及芯片的叠层封装结构及叠层封装方法。

背景技术

在制造集成电路时，芯片通常在与其它电子装配件的集成之前被封装。这一封装通常包括将芯片密封在材料中并且在封装的外部上提供电触点以便提供到该芯片的接口。芯片封装可以提供从芯片到电气或电子产品的母板的电连接、防污染物的保护、提供机械支撑、散热、并且减少热机械应变。

半导体封装内部芯片和外部管脚的连接起着建立芯片和外界之间的输入/输出的重要作用，是封装过程的关键步骤。为了减少集成电路的面积，芯片的叠层封装技术成为研究的热点。现有叠层封装技术的连接方式主要有引线键合(wire bonding)。引线键合利用高纯度的细金属线(如金线、铜线、铝线等)将各层芯片的焊盘(pad)同引线框(lead frame)或印刷电路板(PCB)连接起来。现有技术的过多引线键合存在着焊盘出坑、尾丝不一致、引线弯曲疲劳、振动疲劳、断裂和脱键等问题。

由于制造和封装之间的关系，叠层封装技术也在不断发展变化以适应各种半导体新工艺和新材料的要求和挑战。期望存在更稳定更可靠的封装方式能够连接内部芯片和外部管脚，同时兼顾散热、封装面积和高度。

发明内容

有鉴于此，本发明提供一种芯片的叠层封装结构以及叠层封装方法，以减少芯片封装面积，降低封装电阻以及提高封装的可靠性。

一种芯片的叠层封装结构，包括：

基板，所述基板具有相对的第一表面和第二表面；

第一管芯，所述第一管芯具有相对的有源面和背面，所述第一管芯设置于所述基板的第一表面上方，所述第一管芯的背面靠近所述基板的第一表面并且所述第一管芯的有源面设置有焊盘；

第一包封体，覆盖所述第一管芯；

至少一个互连体，延伸至所述第一包封体中，以与所述焊盘电连接；

至少一个第一重布线体，所述第一重布线体与所述互连体电连接，并部分裸露于所述叠层封装结构的表面，以作为提供外部电连接的外引脚；

至少一个贯穿体，所述贯穿体贯穿所述第一包封体和基板；

第二管芯，所述第二管芯上的至少一个电极与所述贯穿体的第一端电连接；

所述贯穿体的第二端至少部分裸露于所述叠层封装结构的表面，以作为提供外部电连接的外引脚。

优选的，所述互连体包括在第一包封体表面上延伸的第一部分，以及在所述第一包封体中延伸至相应的焊盘的第二部分。

优选的，所述第一重布线体包括在所述第一包封体表面延伸至所述互连体，以与所述互连体电连接的第一部分、由所述第一包封体的表面延伸至所述基板的第二表面第二部分、在所述基板的第二表面延伸的第三部分，

所述第一重布线体的第一部分延伸至所述互连体的第一部分，以与所述互连体电连接，所述第一重布线体的第三部分的至少部分裸露于所述叠层封装结构的表面，以作为提供外部电连接的外引脚；

所述贯穿体的第一端在所述第一包封体表面延伸，第二端在所述基板的第二表面延伸，中间部分由所述第一包封体的表面延伸至所述基板的第二表面。

优选的，所述第二管芯的有源面朝向所述第一包封体，且所述第二管芯上的至少一个电极通过导电凸块与所述贯穿体的第一端电连接。