[实用新型]一种用于检测半导体制程状态的检测结构

说明书

技术领域

本实用新型涉及一种半导体工艺检测版图设计，特别是涉及一种用于检测半导体制程状态的检测结构。

背景技术

随着半导体工艺的不断发展，集成电路已经从单个晶片上制作少数互连器件发展到能够制作数以百万计的器件，同时该发展还在不断的继续，集成电路的进步和更新换代是以加工工艺的最小线宽的缩小为主要标志的。集成电路芯片内部采用金属薄膜引线来传导工作电流，这种传导电流的金属薄膜称作互连引线。线宽的不断缩小和集成度的提高给金属互连层带来了巨大的挑战，互连引线变得更细、更窄、更薄，对光的敏感度越来越高、所承受的电流密度越来越高。在较高的电流密度作用下，互连引线中的金属原子将会沿着电子运动方向进行迁移，这种现象就是电迁移(EM)。电迁移能使集成电路中的互连引线在工作过程中产生断路或短路，从而引起集成电路失效，研究表明，金属互连线的电迁移是引起集成电路失效的一种重要机制。

目前，由于铜的低介电系数特性，铜已经慢慢取代铝成为半导体器件的互连线。铜在形成内连线后的制备过程中，电化学反应在光激发的时候会非常迅速,如图1所示，电场的作用使铜离子产生定向运动，即铜离子的迁移现象，铜离子的迁移伴随着质量的输运，铜会在局部堆积或迁移掉，如图1左侧结构所示，当铜离子得电子变成铜就在局部堆积1，如图1右侧结构所示，当铜失电子变成铜离子就会形成空洞2。如图2及图3所示，在局部堆积的地方，影响后续的阻挡层或铜的生长而形成空洞，使产品出现可靠性和时序等问题；在局部迁移空的地方，后续的阻挡层不连续而引起与下层金属层的断线3，使产品出现电路断线问题。其主要表现为：①在互连引线中形成空洞，增加了电阻；②空洞长大，最终贯穿互连引线，形成断路；③在互连引线中形成晶须，造成层间短路；④晶须长大，穿透钝化层，产生腐蚀源。

线宽的不断缩小和集成度的提高对半导体制备过程中的各个环节都提出了更高的要求。特别的，在通孔层的填充工艺中，由于器件的芯片工艺对光的敏感度很高，55nm/45nm制程的工艺中通孔层的填充已经很容易填不好，通孔层底部的小洞已经很容易引起失效；对于28nm及更先进制程的工艺，因为通孔层更小，光导致铜迁移所带来的堆积和空洞对良率的影响也更大。

目前对芯片铜迁移所带来的堆积和空洞的监控主要依靠全芯片电子束扫描，这样的操作速度慢、成本高，且不够敏感，容易漏掉真正的问题，尤其是在通孔层底部的问题很不容易被发现。如何及时、快速、高效在芯片上监控光控制失效与否，以提高线能良率、降低损失成为芯片制造的重要课题。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种用于检测半导体制程状态的检测结构，用于解决现有技术中对光激发导致铜迁移所带来的堆积和空洞的监控操作速度慢、成本高，且不够敏感、容易遗漏等问题。

为实现上述目的及其他相关目的，本实用新型提供一种用于检测半导体制程状态的检测结构，所述用于检测半导体制程状态的检测结构至少包括：分别制备于N阱和P阱上的N型掺杂区域和P型掺杂区域；所述N型掺杂区域和所述P型掺杂区域上均分布有监测区域和对照区域，所述监测区域和所述对照区域为上连金属层结构，所述上连金属层结构包括层叠的多个金属层和多个通孔层，所述监测区域的上连金属层结构与相应的N型掺杂区域或P型掺杂区域连接，所述对照区域的上连金属层结构与相应的N型掺杂区域或P型掺杂区域隔离。

优选地，所述检测结构形成于待检测晶片上的芯片之间的切割道区域内。

优选地，所述检测结构在所述切割道区域内设置的数量至少为3组。

优选地，所述N型掺杂区域和所述P型掺杂区域的面积分别至少为40um*20um。

优选地，所述对照区域的上连金属层在所述N型掺杂区域和所述P型掺杂区域上的数量分别至少为2个。

优选地，所述监测区域和所述对照区域相邻排布。

优选地，相邻两个所述上连金属层结构间的距离设定为0.1um～5um。

优选地，所述对照区域的上连金属层结构为长方形、圆形或三角形中的任意一种。

优选地，所述上连金属层结构为上连铜层结构。

如上所述，本实用新型的检测制程状态的版图设计，具有以下有益效果：版图设计简单，对光敏感区域的制程状态监控及时、快速且高效，同时能适用于更小线宽的制程工艺。

附图说明

图1显示为铜迁移造成局部堆积和空洞的原理示意图。

图2显示为铜迁移造成堆积和空洞的示意图。

图3显示为铜迁移造成断线的示意图。