[发明专利]半导体封装件及承载件

说明书

技术领域

本发明有关一种封装制程，尤指一种半导体封装件及承载件。

背景技术

随着电子产业的逢勃发展，许多高阶电子产品都逐渐朝往轻、薄、短、小等高集积度方向发展，半导体封装结构也发展出许多种不同的电路模组。传统半导体晶片以导线架(LeadFrame)作为晶片承载件以形成一半导体封装件。该导线架包含一晶片座及形成于该晶片座周围的多数导脚，待半导体晶片粘接至晶片座上并以焊线电性连接该晶片与导脚后，经由一封装树脂包覆该晶片、晶片座、焊线以及导脚的内段而形成该具导线架的半导体封装件。

以导线架作为晶片承载件的半导体封件的型态及种类繁多，如QFP半导体封装件(QuadFlatPackage)、QFN(Quad-FlatNon-leaded)半导体封装件、SOP半导体封装件(SmallOutlinePackage)、或DIP半导体封装件(Dualin-linePackage)等，而为提升半导体封装件的散热效率与兼顾晶片尺寸封装(ChipScalePackage,CSP)的小尺寸要求，目前多以晶片座底部外露的QFN半导体封装件或露垫式(ExposedPad)半导体封装件为封装主流。

现有QFN半导体封装件是一种特殊电路模组，即未形成有如现有QFP半导体封装件中用于与外界电性连接的外导脚，如此，将得以缩小半导体封装件的尺寸，其结合采用表面耦接方式。表面耦接在半导体与印刷电路板作接合过程中，将封装单元直接焊结至印刷电路板上，使得无导脚半导体封装件的接脚与电路板能够紧密接合。

如图1及图1A所示，现有QFN半导体封装件1，其导线架10包含置晶座11及多个环设于该置晶座11周围的导脚12，且于该置晶座11顶面上接置半导体晶片13，接着以焊线130电性连接该半导体晶片13与各该导脚12，之后再于该导线架10上形成封装胶体14，以包覆该置晶座11、导脚12、半导体晶片13及焊线130，且该晶片座11底面及导脚12底面均外露出该封装胶体14，使该半导体晶片13所产生的热量得以有效传播至外界，并使该QFN半导体封装件1得藉该导脚12外露表面直接与外界装置如印刷电路板(图略)电性连接。

然而，现有QFN半导体封装件1中，是藉由蚀刻(etching)该导线架10的方式形成该导脚12及该晶片座11，所以该导脚12的周围区域121受侧蚀效应的影响，使其厚度t小于该导脚12的中间区域120的厚度h，如图1B所示，即该凹陷的周围区域121围绕该中间区域120，以致于在打线制程(即形成该焊线130)时，该打线机器容易受该周围区域121的影响，例如该导脚12左右摇晃，因而发生该焊线130偏于预定位置的问题、或因该导脚12晃动而使该焊线130无法牢靠打线于该导脚12上，导致该焊线130发生断裂或脱线，进而严重影响制程的信赖性。

因此，如何克服上述现有技术的种种问题，实为一重要课题。

发明内容

鉴于上述现有技术的缺失，本发明提供一种半导体封装件及承载件，以避免焊线发生偏移预定位置的情况。

该半导体封装件，其包括：封装层，其具有相对的第一表面及第二表面；多个电性连接垫，其埋设于该封装层的第一表面，且该电性连接垫具有相对的第一侧与第二侧，令该电性连接垫的第一侧外露于该封装层的第一表面，又该电性连接垫的第一侧具有凹陷部与围绕该凹陷部的外围部；以及电子元件，其埋于该封装层中并电性连接该些电性连接垫。

前述的半导体封装件中，该外围部的最大厚度的表面齐平该封装层的第一表面。

前述的半导体封装件中，该电子元件以多个导电凸块或多个焊线电性连接该些电性连接垫。

本发明还提供一种承载件，其包括：多个电性连接垫，其具有相对的第一侧与第二侧，且该电性连接垫的第一侧具有凹陷部与围绕该凹陷部的外围部。

前述的半导体封装件及承载件中，该凹陷部位于该第一侧的中央区域。

前述的半导体封装件及承载件中，该凹陷部的厚度小于该外围部的厚度。

前述的半导体封装件及承载件中，还包括置晶垫，其埋设于该封装层中，以设置该电子元件，且该些电性连接垫位于该置晶垫周围。

由上可知，本发明半导体封装件及承载件中，主要藉由该外围部围绕该凹陷部的设计，以于打线制程时，该电性连接垫不会左右摇晃，使该焊线不会发生偏于预定位置的情况，且因该电性连接垫不会晃动而使该焊线能牢靠打线于该电性连接垫上，因而能避免该焊线发生断裂或脱线的情况，所以相较于现有技术，本发明能有效提升制程的信赖性。

附图说明