[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法，该半导体元件包含一基底、一第一金属栅极设于基底上、一第一硬掩模设于第一金属栅极上、一层间介电层设于第一金属栅极上并环绕该第一金属栅极以及一图案化的金属层镶嵌于层间介电层中，其中图案化的金属层的上表面低于第一硬掩模的上表面。

技术领域

本发明涉及一种半导体元件，尤其是涉及一种于层间介电层中镶嵌高阻值金属层的半导体元件。

背景技术

近年来，随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin fieldeffect transistor,Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininduced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。

然而，在现有的鳍状场效晶体管元件制作工艺中，结合金属栅极与薄膜电阻的制作仍遇到一些瓶颈，例如形成接触插塞时常因薄膜电阻所设置的位置不佳而直接贯穿薄膜电阻，影响电阻的整体电性表现。因此如何改良现有鳍状场效晶体管制作工艺与架构即为现今一重要课题。

发明内容

为解决上述问题，本发明优选实施例是公开一种制作半导体元件的方法。首先提供一基底，该基底包含一第一金属栅极与一第二金属栅极设于其上，一第一硬掩模设于第一金属栅极上与一第二硬掩模设于第二金属栅极上，以及一第一层间介电层环绕第一金属栅极与第二金属栅极。接着利用第一硬掩模及第二硬掩模去除部分第一层间介电层以形成一凹槽，然后再形成一图案化的金属层于凹槽内，其中图案化的金属层的上表面低于第一硬掩模及第二硬掩模的上表面。

本发明另一实施例是公开一种半导体元件，包含一基底、一第一金属栅极设于基底上、一第一硬掩模设于第一金属栅极上、一层间介电层设于第一金属栅极上并环绕该第一金属栅极以及一图案化的金属层镶嵌于层间介电层中，其中图案化的金属层的上表面低于第一硬掩模的上表面。

附图说明

图1至图6为本发明优选实施例制作一半导体元件的方法示意图；

图7为本发明另一实施例的一半导体元件的结构示意图。

主要元件符号说明

12 基底 14 鳍状结构

16 绝缘层 18 金属栅极

20 金属栅极 22 金属栅极

24 间隙壁 26 源极/漏极区域

28 外延层 30 接触洞蚀刻停止层

32 层间介电层 34 功函数金属层

36 低阻抗金属层 38 硬掩模

40 凹槽 42 高阻值金属层