[发明专利]半导体元件及其制作方法

权利要求书

1.一种制作半导体元件的方法，包含：

提供一基底，该基底包含第一金属栅极与第二金属栅极设于其上，一第一硬掩模设于该第一金属栅极上与一第二硬掩模设于该第二金属栅极上，以及一第一层间介电层环绕该第一金属栅极与该第二金属栅极；

利用该第一硬掩模及该第二硬掩模去除部分该第一层间介电层以形成一凹槽；以及

形成一图案化的高阻值金属层于该凹槽内，其中该图案化的高阻值金属层的上表面低于该第一硬掩模及该第二硬掩模的上表面，该第一层间介电层位于该图案化的高阻值金属层之下。

2.如权利要求1所述的方法，还包含：

形成一金属层于该第一硬掩模、该第二硬掩模以及该第一层间介电层上；

形成一介电堆叠层于该金属层上；

图案化该介电堆叠层与该金属层以形成一图案化的介电堆叠层及该图案化的高阻值金属层于该凹槽内；

形成一第二层间介电层于该第一硬掩模、该第二硬掩模、该第一层间介电层、该图案化的介电堆叠层及该图案化的高阻值金属层上；

形成一第一接触插塞于该第二层间介电层与该第一层间介电层中以电连接邻近于该第一金属栅极的一源极/漏极区域；

形成一第二接触插塞于该第二层间介电层中以电连接该图案化的高阻值金属层以及形成一第三接触插塞于该第二层间介电层中以电连接该第二金属栅极。

3.如权利要求2所述的方法，其中图案化该介电堆叠层与该金属层的步骤还包含：

进行一第一蚀刻制作工艺去除部分该介电堆叠层以形成该图案化的介电堆叠层于该凹槽内及该第一层间介电层上；以及

进行一第二蚀刻制作工艺去除部分该金属层。

4.如权利要求2所述的方法，其中图案化该介电堆叠层与该金属层的步骤还包含：

进行一第一蚀刻制作工艺去除部分该介电堆叠层以形成该图案化的介电堆叠层于该第一层间介电层、该第一硬掩模及该第二硬掩模上；以及

进行一第二蚀刻制作工艺去除部分该金属层。

5.如权利要求2所述的方法，其中该介电堆叠层包含氮化硅及二氧化硅。

6.如权利要求1所述的方法，其中该图案化的高阻值金属层包含氮化钛。

7.一种半导体元件，包含：

基底；

第一金属栅极，设于该基底上；

第一硬掩模，设于该第一金属栅极上；

层间介电层，设于该第一金属栅极上并环绕该第一金属栅极；以及

图案化的高阻值金属层，镶嵌于该层间介电层中，其中该图案化的高阻值金属层的上表面低于该第一硬掩模的上表面，该层间介电层位于该图案化的高阻值金属层之下。

8.如权利要求7所述的半导体元件，还包含图案化的介电堆叠层，设于该图案化的高阻值金属层上。

9.如权利要求8所述的半导体元件，其中该图案化的介电堆叠层包含氮化硅及二氧化硅。

10.如权利要求8所述的半导体元件，其中该图案化的介电堆叠层的上表面低于该第一硬掩模的上表面。

11.如权利要求7所述的半导体元件，其中该图案化的高阻值金属层包含氮化钛。

12.如权利要求7所述的半导体元件，还包含第一接触插塞，设于该层间介电层中并电连接邻近该第一金属栅极的一源极/漏极区域。

13.如权利要求7所述的半导体元件，还包含第二接触插塞，设于该层间介电层中并电连接该图案化的高阻值金属层。

14.如权利要求7所述的半导体元件，还包含：

第二金属栅极，设于该基底上并邻近该第一金属栅极；以及

第二硬掩模，设于该第二金属栅极上。