[发明专利]具有掩埋绝缘层的FinFET及其形成方法

说明书

技术领域

本发明通常涉及IC器件制造，且更具体地，涉及具有掩埋绝缘层的FinFET及其形成方法。

背景技术

由于半导体产业在追求更高器件密度、更高性能以及更低成本方面已发展到纳米技术工艺节点，来自制造和设计方面的挑战已激发电路设计者寻找新型结构以改进器件性能。一种研究手段是开发三维设计，诸如鳍式场效应晶体管(FinFET)。FinFET可被认为是伸出衬底之外并进入栅极的典型平面器件。典型的FinFET在从衬底主体向上延伸的薄“鳍”(或鳍结构)上制造并可通过在衬底上沉积鳍材料、蚀刻衬底的非鳍区域或它们的组合形成。FinFET的沟道在这个垂直鳍中形成，并且栅极配置(例如，包裹)在鳍上方。在鳍周围包裹栅极增大了沟道区和栅极之间的接触面积并允许栅极从两侧控制沟道。这可产生更高的电流、短沟道效应降低和其他优势。

由于FinFET和其他非平面器件中的固有复杂性，在制造平面晶体管中使用的多种技术不可用于制造非平面器件。仅作为实例，掩埋绝缘层用于隔离器件并用于降低寄生电容。然而，用于形成具有掩埋绝缘层的半导体衬底的多种传统技术并不非常适用于FinFET器件。因此，虽然现有制造技术通常已经能够足够用于平面器件，但是为了继续满足不断增长的设计需求，需要进一步的发展。

发明内容

根据本发明的一方面，提供了一种半导体器件，包括衬底，衬底包括第一半导体材料并具有设置在所述衬底上的鳍结构，其中，所述鳍结构包括：邻近所述衬底的较低区域；设置在所述较低区域上的第二半导体材料；设置在所述第二半导体材料上的第三半导体材料；和绝缘材料，选择性地设置在所述第二半导体材料上使得所述绝缘材料将所述鳍结构的沟道区电隔离并进一步地使得所述绝缘材料在所述沟道区上施加应变。半导体器件还包括邻近所述鳍结构设置的隔离部件。

在该半导体器件中，所述较低区域和所述第三半导体材料均包括晶体Si，并且所述第二半导体材料包括SiGe。

在该半导体器件中，所述第二半导体材料的厚度大于或等于约30nm。

在该半导体器件中，所述第二半导体材料包括原子百分比介于约20％和约45％之间的Ge。

在该半导体器件中，所述第二半导体材料的厚度大于或等于约30nm。

在该半导体器件中，所述绝缘材料包括半导体氧化物。

在该半导体器件中，所述绝缘材料包括氧化硅。

在该半导体器件中，基于以下中的至少一种在所述鳍结构的所述第二半导体材料上选择性地沉积所述绝缘材料：将在所述鳍结构上形成的器件的性能、将在所述鳍结构上形成的器件的类型和/或将在所述鳍结构上形成的器件的应用。

在该半导体器件中，基于在所述鳍结构上形成的NMOS器件，在所述鳍结构的所述第二半导体材料上选择性地沉积所述绝缘材料。

根据本发明的另一方面提供了一种制造半导体器件的方法，所述方法包括接收衬底，所述衬底包括第一半导体并具有设置在所述衬底上的鳍结构，其中，所述鳍结构包括：较低区域；形成在所述较低区域上的第二半导体；形成在所述第二半导体上的第三半导体。该方法还包括：实施选择性氧化以在所述鳍结构的沟道区下方的所述第二半导体的部分上选择性地形成半导体氧化物，其中，实施所述选择性氧化形成所述半导体氧化物以在所述沟道区上施加应变；以及在所述鳍结构上形成半导体器件。

在该方法中，实施所述选择性氧化包括在所述衬底上形成牺牲氧化物层。

在该方法中，实施所述选择性氧化还包括：在所述衬底上形成伪栅极；在所述伪栅极周围形成保护层；以及去除所述伪栅极，并且其中，在通过去除所述伪栅极留下的空隙中形成所述牺牲氧化物层。

在该方法中，基于以下中的至少一种在所述鳍结构上实施所述选择性氧化：在所述鳍结构上形成的所述半导体器件的性能、在所述鳍结构上形成的所述半导体器件的类型和/或在所述鳍结构上形成的所述半导体器件的应用。

在该方法中，所述接收衬底包括形成厚度大于或等于约30nm的所述第二半导体。

在该方法中，所述接收衬底包括形成含有介于约20％原子百分比和约45％原子百分比之间的Ge的所述第二半导体。

在该方法中，在温度介于约500℃和约600℃之间、压力介于约1atm和约20atm之间的条件下，使用H₂O作为反应气体实施所述选择性氧化。

在该方法中，实施所述选择性氧化包括回蚀隔离部件的邻近所述第二半导体设置的部分以暴露所述第二半导体的部分。