[发明专利]用于半导体制造的内部等离子体格栅

说明书

相关申请的交叉引用

本申请要求于2013年6月12日提交的，名称为“INTERNAL PLASMA GRID FOR SEMICONDUCTOR FABRICATION”的美国专利申请No.14/082,009的优先权，该专利申请No.14/082,009要求于2013年4月5日提交的，名称为“INTERNAL PLASMA GRID FOR SEMICONDUCTOR FABRICATION”的美国临时申请No.61/809,246的优先权，每一个其全部内容通过引用并入本文，并用于所有目的。

技术领域

本发明总体上涉及半导体制造技术领域，更具体地涉及用于半导体制造的内部等离子体格栅。

背景技术

在半导体生产中经常采用的一个操作是蚀刻操作。在蚀刻操作中，从部分制造的集成电路部分地或全部地去除一种或多种材料。等离子体蚀刻被经常使用，特别是在涉及的几何形状是小的，使用高高宽比的，或者需要精确图案转移的情况下。

通常，等离子体包含电子、正离子和负离子、和一些自由基。自由基、正离子和负离子与衬底相互作用以蚀刻在衬底上的特征、表面和材料。在蚀刻处理过程中，室线圈执行与在变压器中的初级线圈的功能类似的功能，而等离子体执行与在变压器中的次级线圈的功能类似的功能。

随着从平面晶体管结构发展到3D晶体管结构（如逻辑器件的FinFET栅结构），等离子体蚀刻工艺需要越来越精确和均匀以生产优质的产物。除其他因素外，等离子体蚀刻工艺尤其应具有良好的选择性、轮廓角、Iso/密加载、和整体均匀性。

蚀刻工艺在被蚀刻的材料和保留的材料之间具有良好的选择性是有益处的。在FinFET栅极结构的背景下，这意味着应该有被蚀刻的栅极对其它暴露部件（如氮化硅掩模）的良好的选择性。轮廓角被测量为最近蚀刻（大致垂直）的侧壁与水平面之间的夹角。在许多应用中，理想的轮廓角为90度，产生垂直蚀刻开口。有时，局部晶片上的特征密度可影响蚀刻工艺。例如，其中特征是致密的晶片区域与其中特征是较隔离的晶片的区域相比可有所不同地蚀刻（例如，蚀刻更快、更慢、更各向同性、更各向异性等）。由于特征密度的变化产生的差异被称为I/D加载。在制造过程中将这些差异最小化是有益处的。除了满足这些和潜在的其它器件特定的要求，蚀刻工艺往往还需要在衬底的整个表面一致地执行（例如，从半导体晶片的中心到边缘蚀刻特性应该是一致的）。

已经发现在蚀刻先进的结构（如FinFET栅极）时难以实现多个目的，例如上面那些所阐述的目的。

发明内容

本文公开的是用于在半导体器件的制造过程中蚀刻半导体衬底和在其上形成的层的各种方法和装置。本发明的实施方式的一个方面提供了用于蚀刻衬底上的特征的装置。所述装置可包括：室，其限定可以提供等离子体的内部；衬底支架，其用于在蚀刻过程中支撑在所述室中的衬底；等离子体发生器，其用于在所述室内产生等离子体；以及格栅，其将所述等离子体室的所述内部分成靠近所述等离子体发生器的上部子室和靠近所述衬底支架的下部子室，其中所述上部子室的高度是所述下部子室的高度的至少约1/6，并且其中，所述格栅包括基本上径向向外地延伸的多个槽，该多个槽在所述等离子体在所述室中产生时基本上防止在所述格栅中形成感应电流。

该装置还可以包括控制器，该控制器被设计或配置为在导致在所述上部子室产生上部区域等离子体和在所述下部子室中产生下部区域等离子体的条件下在所述室中产生所述等离子体，其中，所述下部区域等离子体中的有效电子温度为约1eV或更低，并且低于所述上部区域等离子体中的有效电子温度，并且其中，所述下部区域等离子体中的电子密度为约5×10⁹厘米^-3或更低，并且低于所述上部区域等离子体中的电子密度。所述控制器可被进一步设计或配置成施加偏置到格栅和/或所述衬底支架。所述控制器还可被设计或配置为将蚀刻剂气体输送到所述室。在一些情况下，所述控制器被设计或配置为在所述等离子体蚀刻所述衬底的同时在所述室中提供小于约2000毫乇的压强。但是，在一些情况下，所述控制器被设计或配置为在蚀刻过程中在所述室中提供较小的压强，例如小于约200毫乇的压强。在其他情况下，所述控制器可被设计或配置为在所述反应室中保持介于约1-20毫乇之间的压强，或介于5-20毫乇之间的压强。所述控制器还可被设计或配置为在下部子室中产生离子-离子等离子体的条件的组合。