[发明专利]半导体芯片和半导体器件

说明书

技术领域

本发明涉及在衬底上以倒装片方式安装的半导体芯片和安装了它的半导体器件，尤其是可以适用于改善被安装的衬底的布线性。

背景技术

在倒装片安装中，在安装半导体芯片的衬底上，通过在与半导体芯片的焊盘面对面的位置设置要连接的焊盘，经由凸块等相互连接而电导通。以下，把为了与半导体芯片连接而在衬底上设置的焊盘称为衬底焊盘，把半导体芯片上的焊盘简称为焊盘或芯片焊盘。

在半导体芯片中，尤其是伴随着用SoC（System on Chip，系统芯片）等的大规模LSI（Large Scale Integrated circuit，大规模集成电路）提高集成度，有要求更多的电极数即焊盘数的趋势。在这样的半导体芯片的焊盘中，提出了在半导体芯片的各边在排列成1列的输入输出单元（IO单元）的单侧或两侧相互错开地配置两列的所谓锯齿状配置。这是因为，由于焊盘比输入输出单元大很多，所以锯齿状配置时面积效率最高。

在专利文献1中公开了，在半导体芯片的表面上排列多个焊盘时抑制焊盘配置区域的面积的技术。在输入输出缓冲器的单侧以2列或3列以上的多个列锯齿状地排列多个焊盘。

在专利文献2中公开了，不会增加半导体芯片的模片尺寸（die size）地提高IO焊盘的配置密度的技术。在半导体芯片的外周部环状地配置包括用来与外部进行电气交换的输入输出电路的输入输出单元（IO单元）。夹着环状配置的IO单元锯齿状地配置IO焊盘。

与此相对，在安装了半导体芯片的衬底中，在与芯片焊盘面对面的位置配置衬底焊盘，朝着其相反面配置贯通衬底整体或构成衬底的布线层的导通孔（through hole via,也称为via），使用与衬底焊盘相同的布线层与衬底焊盘进行布线。随着半导体芯片的小型化和多管脚化，焊盘间间距变窄，在衬底中导通孔与布线的拥挤愈发明显。例如，导通孔不能配置在应与其连接的衬底焊盘的附近，从衬底焊盘到导通孔的布线的引出增长，布线阻抗增大，产生电气特性劣化等的问题。另外，布置面上的布线性下降，衬底的面积增大，在例如衬底为LSI封装的安装衬底时，产生可以收容的封装的尺寸增大等的问题。

在专利文献3中公开了，在采用了POE（Pad On Element，元件上焊盘）技术和锯齿状的电极焊盘排列的CSP（Chip Size Package，芯片尺寸封装）型的半导体器件中，消除半导体芯片的尺寸增大的要因的技术。更详细地，如果参照该专利文献的图2、摘要和第0011-0013段，则公开了以下的技术。以与半导体芯片10的表面上的角部单元11相邻、与边缘部并排的方式形成输入输出单元12，在各输入输出单元12上分别形成电极焊盘13。电极焊盘13以形成锯齿状的焊盘排列的方式构成内侧焊盘列和外侧焊盘列。但是，通过省略构成内侧焊盘列的电极焊盘13中的、与角部单元11的两侧相邻的预定范围内的电极焊盘的配设，防止与半导体芯片10凸块连接的载体20（相当于衬底）的布线图案21和导通孔22的交叉。

在专利文献4中公开了BGA（Ball Grid Array，球栅阵列）的封装衬底中的镀敷布线的布置。封装衬底中的镀敷布线指为了电解镀敷衬底的表背面的电极而对全部的电极施加电解处理所需的电位并流动电流的衬底上的布线。像该文献的图2所示的那样，镀敷布线9从键合引线向外侧引出。

现有技术文献

专利文献1：日本特开平10-74790号公报

专利文献2：日本特开2002-270779号公报

专利文献3：日本特开2008-252126号公报

专利文献4：日本特开平10-173087号公报

发明内容

（发明要解决的问题）

本发明人针对专利文献1、2、3和4进行了分析，结果发现有以下那样的新问题。

在专利文献1所记载的焊盘的配置中，在离输入输出缓冲器近的一侧的多个焊盘列中，需要使从输入输出缓冲器到更远的其它焊盘列的布线在焊盘之间通过，不能使焊盘间距成为设计制约上允许的最小间距。

专利文献2所记载的焊盘的配置是在IO单元的两侧各配置一列焊盘，所以可以解决上述的问题，可以使焊盘间距成为设计制约上允许的最小间距。但是，对以倒装片方式安装了该半导体芯片时的衬底的布线性没进行任何考虑。