[发明专利]碳化硅半导体装置及其制造方法

说明书

关联申请的相互参照

本发明基于2012年6月14日申请的日本申请号2012-134917号，在此援引其记载内容。

技术领域

本发明涉及一种具有沟槽栅构造的半导体开关元件的碳化硅(以下称为SiC)半导体装置及其制造方法。

背景技术

在具有半导体开关元件的半导体装置中，在流过更大电流方面，提高沟道密度是有效的。在硅晶体管中，为了提高沟道密度，采用沟槽栅构造的MOSFET，且得到了实用化。该沟槽栅构造是还能够适用于SiC半导体装置的构造，由于SiC的击穿电场强度是硅的10倍，因此在向SiC半导体装置施加了硅器件的近10倍电压的状态下使用。因此，在将沟槽栅构造应用于SiC半导体装置的情况下，对形成在沟槽内的栅绝缘膜也施加硅器件的近10倍强度的电场，在沟槽的角部，栅绝缘膜容易击穿。

作为解决这种问题的方案，在专利文献1中，提出了向比构成沟槽栅构造的沟槽的底部(底面)更靠下方的位置离子注入p型杂质来形成p型层的构造。通过形成这种p型层，能够缓和沟槽的底部的电场集中，能够防止栅绝缘膜的击穿。

然而，在专利文献1所记载的构造的情况下，在沟槽的整个底部这一宽广的范围形成p型层，且p型层成为浮动状态，因此开关特性劣化。

因此，在专利文献2中，提出了在沟槽底部形成p型层，并且将沟槽设置得较深且在沟槽底部将栅绝缘膜设置得较厚的构造中，在沟槽的长边方向的两端部也形成有低浓度p型层的构造。具体地说，在沟槽的长边方向的两端部通过进行倾斜离子注入来形成低浓度p型层。由此，p型基极区域和沟槽的底部的p型层通过沟槽的两端部的低浓度p型层连结，p型层不会成为浮动状态，因此能够抑制开启时的开关特性的劣化。此外，在截止时，沟槽两端部的低浓度p型层被完全耗尽，沟槽底部的p型层成为浮动状态，因此能够将n^-型漂移层上下分割。由此，由p型基极区域、n^-型漂移层中被分在p型层周围的耗尽层的上下方的部分、以及该耗尽层，假性地构成PNPN构造，从而实现了高耐压化。这样，能够同时实现高耐压、低导通电阻、高开关速度。

现有技术文献

专利文献

专利文献1：日本特开平10-98188号公报

专利文献2：日本特开2007-242852号公报

发明内容

然而，在专利文献2所记载的构造的情况下，通过对沟槽的长边方向的两端部进行倾斜离子注入来形成低浓度p型层。因此，p型基极区域和沟槽的底部的p型层连结，能够防止p型层成为浮动状态，但是由于需要另行进行倾斜离子注入，因此移动离子注入装置等制造工序变得麻烦，制造成本升高。此外，离子注入引起的缺陷损坏导致漏极泄漏。此外，在离子注入的情况下，若沟槽的侧面不垂直，则在沟槽侧面的整个表面上，n-型漂移层p型化，不进行FET动作，而将沟槽的侧面加工成垂直是很难的。

本发明鉴于上述问题，其第1目的在于，提供一种不依赖于离子注入，而能够同时实现高耐压和高开关速度的SiC半导体装置的制造方法。此外，第2目的在于，提供能够更切实地同时实现高耐压和高开关速度的SiC半导体装置。

根据本发明的第一方式，一种具备半导体开关元件的SiC半导体装置的制造方法，包括以下工序：沟槽蚀刻工序，通过蚀刻，形成贯通源极区域及基极区域而到达漂移层、且将一个方向设为长边方向的线状的沟槽；以及通过外延生长，在沟槽内形成第2导电型的碳化硅层之后，通过进行氢蚀刻，将碳化硅层仅保留在沟槽的底部及该沟槽的长边方向的末端部，从而形成具有位于沟槽的底部的圆弧形状底部层和位于该沟槽的末端部的圆弧形状末端层的第2导电型层的工序。

这样，通过外延生长在沟槽内形成碳化硅层之后，通过氢蚀刻，将碳化硅层仅保留在沟槽的底部及沟槽的长边方向的末端部来形成第2导电型层。即，去除碳化硅层中的形成在沟槽的侧面上的部分。这样能够通过外延生长形成包括圆弧形状底部层及圆弧形状末端层的第2导电型层，能够不通过倾斜离子注入来形成第2导电型层。因此，不需要另行进行倾斜离子注入，因此能够抑制移动离子注入装置等制造工序变得麻烦的情况，能够抑制制造成本。此外，还没有离子注入引起的缺陷损坏，因此能够抑制漏极泄漏，能够切实地防止在沟槽的侧面残留第2导电型层。因此，能够不通过离子注入来制造能够同时实现高耐压和高开关速度的SiC半导体装置。

根据本发明的第二方式，在形成第2导电型层的工序中，在形成碳化硅层时使用的外延生长装置内，不降温地连续进行氢蚀刻来形成第2导电型层。这样在同一外延生长装置内还进行氢蚀刻，从而能够实现制造工序的简化。