[发明专利]一种结势垒肖特基二极管及其制作方法

说明书

技术领域

本发明涉及半导体器件领域，尤其涉及一种结势垒肖特基二极管及其制作方法。

背景技术

结势垒肖特基二极管（Junction-Barrier controlled Schottky diode，简称JBS）是一种利用反偏PN结的空间电荷区使肖特基二极管SBD能够承受较高反向偏压，从而可使其适当降低肖特基势垒以保持较低正向压降的复合结构型器件。

JBS器件的器件结构示意图如图1所示，JBS是在普通Power肖特基二极管（SBD）的阳极金属层03下方的由N型半导体01（N型外延层）构成的有源区内形成多个间隔的P型掺杂区02，从而使得在阳极金属层03下方有源区内形成N型半导体和P型半导体横向相间结构，即多个梳妆PN结。

在JBS器件反向偏置时，当JBS器件的反向偏压超过一定电压时，相邻的PN结栅耗尽区会开始交迭，进而造成多个PN结耗尽层的穿通。由于这一现象在导电通道中会形成势垒，随着反偏电压的增大，耗尽层向导电通道下方的n-衬底扩展，所增加的反向电压降落在耗尽层上。因此，由于耗尽层的存在，肖特基势垒受外加电压的影响被耗尽层形成的势垒所屏蔽，有效抑制了肖特基势垒的降低，从而使反向漏电流大为降低。

但是，当JBS器件正向偏置时，其中的PN结也进入正偏状态，但SBD的开启电压比PN结开启电压低得多，正向电流将绕过P型掺杂区02通过肖特基势垒接触走PN结之间的SBD通道。所以在JBS器件正向偏置时，P型掺杂区02不导通正向电流，是正向电流的“死区”。在有源区01面积一定时，P型掺杂区02的面积越大，具有导通电流能力的N型半导体的面积就越小，相同电压对应的正向电流越小。所以，JBS器件中的P型掺杂区02的面积对JBS器件的正向性能产生负面影响。

在JBS器件中，相邻的PN结栅耗尽层在穿通后会形成空间电荷区，阻断反向电流。由于P型掺杂区杂质浓度远远高于N型半导体，因而空间电荷区是由P型掺杂区在三维方向上向N型半导体区延伸。一般PN结二极管器件在阻断模式下PN结的耗尽层仅在一维方向（z轴方向）上延伸，而JBS器件的PN结耗尽层则在三维方向上延伸。所以如何利用JBS器件的PN结的耗尽层的延伸特性，设计有源区中P型掺杂区的布局，对于优化JBS器件性能是至关重要的。

因此，为了保证在JBS器件反向偏置时肖特基势垒不降低，同时又尽可能增大正向电流，需要充分利用PN结反偏时形成的耗尽层的横向扩展能力。

目前，JBS器件的有源区的P型掺杂区的分布结构一般为条形或环形，如图2（1）和图（2）所示，其阴影区域为P型掺杂区，空白区域为N型半导体。这两种分布结构的P型掺杂区在平面上是一维结构，所以，这两种分布结构在反向阻断时形成的耗尽层扩展也是一维的，导致这两种分布结构均没有充分利用在反向阻断时PN结耗尽层在三维方向的延伸能力。进而导致需要的P型掺杂区的面积和数量较多，使得JBS器件的正向导通电流较小的缺点。

为了进一步充分利用PN结反偏时形成的耗尽层的横向扩展能力，提出了一种点阵型结构分布的P型掺杂区，如图3所示。其中，黑点表示P型掺杂区，空白区域表示N型半导体区。该点阵型结构分布的P型掺杂区可以看作是把条形P型掺杂区（如图2（1）所示）分割成一个个等同宽度的圆点，相邻圆点之间的间隔区域被N型半导体所填充，可以作为正向导通电流的导通区域，而这些间隔区域被原来的条形P型掺杂区所占用，是正向电流的“死区”，没有正向导通电流通过。所以，这种点阵型结构分布的P型掺杂区的分布增加了正向导通电流的导通面积。

但是，这种点阵型结构分布的P型掺杂区没有充分利用PN结耗尽层在三维方向上的延伸能力，还可以对该点阵型结构进行改进，以达到进一步提高PN结耗尽层利用率。

发明内容

为了充分利用PN结反向阻断时耗尽层在三维方向的延伸能力，本发明的一方面提供了一种结势垒肖特基二极管。

相应地，本发明的另一方面提供了一种结势垒肖特基二极管的制作方法。

为了达到上述发明目的，本发明采用了如下技术方案：

一种结势垒肖特基二极管，包括由N型半导体构成的有源区，所述有源区内设置有多个P型掺杂区，所述P型掺杂区在所述有源区的分布呈点阵型结构分布，任意两个相邻的P型掺杂区之间的距离相等。

优选地，任意三个不在同一直线上的P型掺杂区的连线构成等边三角形，且P型掺杂区位于所述等边三角形的顶点处。

优选地，所述P型掺杂区的形状为圆形或正n边形，其中，n≥4。

一种结势垒肖特基二极管的制作方法，包括，