[发明专利]半浮栅存储器及其制造方法和半浮栅存储器阵列

说明书

本发明揭示了一种半浮栅存储器，包括至少一个在半导体衬底内形成的U形凹槽，一个在所述U形凹槽底部的半导体衬底内形成的掩埋源区，两个在所述U形凹槽两侧的半导体衬底内分别形成的漏区，在所述U形凹槽内形成的一个控制栅和两个用于存储电荷的浮栅，所述控制栅与任意一个所述漏区的组合选中一个所述浮栅，两个在所述U形凹槽两侧的半导体衬底内分别形成的与所述漏区和所述浮栅相连接的栅控pn结二极管。一种半浮栅存储器阵列，其中位线与对应的有源区之间的夹角小于80度，可以在相同的半导体衬底尺寸内制造出更多的半浮栅存储器，实现高密度存储。本发明采用自对准工艺制造半浮栅存储器及半浮栅存储器阵列，工艺过程简单，易于控制。

技术领域

本发明涉及一种半导体存储器、半导体存储器阵列及其制造方法，特别涉及一种半浮栅存储器及其制造方法和半浮栅存储器阵列，属于半导体存储器技术领域。

背景技术

半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器（SRAM）拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器（DRAM）则具有很高的密度和中等的随机存取速度。

中国专利201310158971.4中提出一种垂直沟道的半浮栅存储器，如图1所示，它包括在具有第一种掺杂类型的半导体衬底200内形成的垂直沟道区401，垂直沟道区401是该垂直沟道的半浮栅存储器在进行工作时在半导体衬底200内形成的反型层。在半导体衬底200内、位于垂直沟道区401的底部形成的具有第二种掺杂类型的源区201以及位于垂直沟道区401的顶部形成的具有第二种掺杂类型的漏区202。覆盖源区201、漏区202和垂直沟道区401形成有第一层绝缘薄膜203，在垂直沟道区401的顶部覆盖漏区202的第一层绝缘薄膜203中形成有一个浮栅开口区域204。在第一层绝缘薄膜203之上且覆盖垂直沟道区401和浮栅开口区域204形成有一个作为电荷存储节点的具有第一种掺杂类型的浮栅205。浮栅205具有与漏区202相反的掺杂类型，且浮栅205中的掺杂杂质会通过浮栅开口区域204扩散至漏区202中形成具有第一种掺杂类型的扩散区402，从而通过浮栅开口区域204在浮栅205与漏区202之间形成一个p-n结二极管。

覆盖浮栅205和所述的p-n结二极管形成有第二层绝缘薄膜206。在第二层绝缘薄膜206之上且覆盖浮栅205和所述的p-n结二极管形成有器件的控制栅207。在控制栅207的两侧形成有栅极侧墙208。在漏区202内还分别形成有与漏区202相同掺杂类型的掺杂区210，掺杂区210的掺杂浓度明显高于漏区202的掺杂浓度，用于降低器件的欧姆接触。还包括由导电材料形成的用于将源区201、控制栅207、漏区202、半导体衬底200与外部电极相连接的源区201的接触体211、控制栅207的接触体212、漏区202的接触体213和半导体衬底200的接触体214。

但是上述的垂直沟道的半浮栅存储器的浮栅205只能存储一个单元，而且源区201的接触体211通过栅极侧墙208与控制栅207隔离，并向半导体衬底200的顶部引出，这会增大器件的尺寸，降低芯片密度。

发明内容

鉴于上述现有技术存在的缺陷，本发明的目的在于提出一种半浮栅存储器及其制造方法和半浮栅存储器阵列，从而可以降低半浮栅存储器的单元面积，提高芯片密度。

为达到本发明的上述目的，本发明提出了一种半浮栅存储器，包括至少一个在半导体衬底内形成的U形凹槽，一个在所述U形凹槽底部的半导体衬底内形成的掩埋源区，两个在所述U形凹槽两侧的半导体衬底内分别形成的漏区，在所述U形凹槽内形成的一个控制栅和两个用于存储电荷的浮栅，所述控制栅与任意一个所述漏区的组合选中一个所述浮栅，两个在所述U形凹槽两侧的半导体衬底内分别形成的与所述漏区和所述浮栅相连接的栅控pn结二极管。

优选的，上述的半浮栅存储器，其中，包括：

一个具有第一种掺杂类型的半导体衬底；