[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件，更具体地，涉及三维集成扇出型封装件。

背景技术

在多种应用中广泛采用半导体器件。随着用户对性能和功能的要求提高，几何尺寸倾向于快速减小。例如，市场中出现的3G移动电话被期望能够进行远程通信、捕捉图像并且处理高流量数据。为了实现这些要求，3G移动电话需要中有限空间中装配有不同器件，诸如处理器、存储器和图像传感器。

将多个半导体器件组合在一个封装件中是通过将具有不同功能的器件集成到单个组件中来增强性能的方法。该领域的蓝图设计示出具有多级结构的三维封装件用于高级和微型尺寸的半导体元件。

三维集成半导体封装件包含多个不同的子结构。子结构以堆叠方式布置，并且相互接触或通过互连件连接。然而，另一方面，子结构的不同特性也向设计者产生了挑战。与二维半导体封装件相比，相对更加复杂的三维集成半导体封装件的故障模式增加。因此，继续寻求对用于三维半导体封装件的结构和方法进行改进。

发明内容

根据本发明的一个方面，提供了一种扇出型封装件，包括：模塑料；导电插塞，位于模塑料中；以及应力缓冲层，位于导电插塞和模塑料之间，应力缓冲层的热膨胀系数（CTE）介于模塑料的CTE和导电插塞的CTE之间。

优选地，应力缓冲层是复合膜。

优选地，复合膜的应力缓冲层的CTE随着远离导电插塞而增加。

优选地，应力缓冲层的厚度介于约0.2μm和约5μm之间。

优选地，导电插塞的顶面位于模塑料的顶面下方。

优选地，导电插塞的一部分接触模塑料。

优选地，该扇出型封装件进一步包括：位于导电插塞上方并且与导电插塞接触的互连件，其中，互连件接触导电插塞的顶面的一部分。

根据本发明的另一方面，提供了一种半导体结构，包括：模塑料；填充通孔，位于模塑料中；以及衬里，位于模塑料和填充通孔之间，衬里是锡、钨、锆、金、钯、聚酰亚胺、ENEPIG、ENEP、或PBO。

优选地，衬里进一步设置在模塑料的底面上。

优选地，衬里的厚度介于约0.2μm和约5μm之间。

优选地，衬里的CTE介于约9ppm和约80ppm之间。

优选地，填充通孔在衬里的顶部拐角处凹进。

优选地，填充通孔的凹槽的形状是环形。

根据本发明的又一方面，提供了一种制造三维半导体封装的方法，包括：在衬底上镀柱形件；在柱形件的侧壁上设置第一应力缓冲层；以及用模塑料围绕第一应力缓冲层。

优选地，设置第一应力缓冲层包括：用第一应力缓冲层覆盖衬底。

优选地，该方法进一步包括：从衬底去除第一应力缓冲层。

优选地，该方法进一步包括：研磨模塑料，以暴露柱形件的顶面。

优选地，该方法进一步包括：去除柱形件的一部分。

优选地，设置第一应力缓冲层包括：在柱形件的侧壁上旋涂或汽相沉积第一应力缓冲层。

优选地，该方法进一步包括：在第一应力缓冲层上形成第二应力缓冲层。

附图说明

当结合附图进行阅读时，根据以下详细描述可以最好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件不必按比例绘制。事实上，为了论述的清楚起见，多种部件的尺寸可以任意增大或减小。

图1是三维半导体结构的示意图；

图2是在模塑料200和导电插塞之间具有复合应力缓冲层的3D半导体结构；

图3是包括作为应力缓冲层的衬里的半导体结构；

图4是包括作为应力缓冲层的衬里并且衬里位于模塑料的底面下方的半导体结构；

图5是包括位于导电插塞的顶部拐角上的凹槽的半导体结构；

图6是包括位于导电插塞的顶部拐角上的凹槽的半导体结构；

图7A至图7M是制造三维半导体结构的方法的操作；

图8A至图8D是制造三维半导体结构的方法的操作；以及

图9是根据本发明的集成3D IC封装件600。

具体实施方式

在本发明中，三维（3D）半导体结构被设计成用于防止3D半导体结构中的位置处产生破裂。3D半导体结构提供用于半导体芯片的封装件。半导体芯片被密封在3D半导体结构内，并且通过该结构中的互连件电连接至外部电路。在一些实施例中，3D半导体结构是扇出型封装件。在一些实施例中，3D半导体结构是集成的扇出型叠层封装（POP）器件。