[发明专利]半导体装置

说明书

技术领域

本发明涉及一种半导体装置，特别是涉及一种从以静电等为主要原因的浪涌电流中对电路进行保护的结构。

背景技术

一直以来，半导体装置是通过形成各种元件从而被形成的。作为其中的一种，存在混装了数字电路和模拟电路的半导体装置。对于数字电路部分而言，由于所要处理的信号的电压电平相对于被称作阈值的成为高电平和低电平的分界线的电压电平，成为接近电压的变化范围的两端的电平，因此取错信号值的可能性较低，从而具有与模拟信号相比，对偏离阈值的电压电平的处理并不那么严格的优点。由于大多数的数字电路是通过在成为基准的动作时钟信号的切换时刻的信号的电压电平来确定信号的电平的，因此该动作时钟信号的切换时刻以外的时间的电压电平的紊乱多数情况下不会对数字电路的处理结果产生影响。与此相对，在模拟电路部分中，准确地对所要处理的信号的电压电平进行检测并进行传输以及处理是尤为重要的，信号电压的紊乱会对处理结果产生较大的影响。

信号电压的紊乱是由于各种噪声的影响产生的。对于从半导体装置外部被施加的噪声等，有时能够通过提高半导体装置自身的所谓屏蔽性从而降低对内部元件的影响。但是，有些噪声是在半导体元件内部产生的。例如，数字元件在从高电平向低电平的转换、以及从低电平向高电平的转换中，会产生噪声。即使这种转换噪声在数字电路中不会导致误动作，也会对模拟电路的处理造成较大影响。为了应对此类问题，有时会在半导体装置内采用将数字元件与模拟元件分离的、被称为三重阱(triple well)的结构。

然而，与其他的结构相同，在三重阱的结构中也存在主要因为由ESD(静电放电)等产生的浪涌电流而破坏内部元件的问题。作为对浪涌电流的应对方法，存在例如专利文献1中所记载的方法。

专利文献1：日本特开平11-135735号公报

发明内容

为了使由浪涌而产生的注入电荷通过由被设置在半导体基板内的多个杂质扩散区域所构成的元件，而向地(GND)等所需的区域放电，从而杂质扩散区域的配置以及电位的控制变得尤为重要。特别是在由浪涌而产生的注入电荷经由外部端子、配线、接点而到达半导体基板的杂质区域内，与周围区域之间的边界处的电位差扩大，从而有时会导致静电破坏。静电破坏在接点的正下方的边界处特别容易发生。

本发明是为了解决上述问题或课题中的至少一个而完成的发明，并且能够作为以下的应用例或实施方式来实现。

应用例1

本应用例所涉及的半导体装置的特征在于，包括：第一导电型的半导体基板；第二导电型的第一杂质扩散区域；第一导电型的第二杂质扩散区域；第二导电型的第三杂质扩散区域；第二导电型的第四杂质扩散区域；第一接点；第一电源，所述第一杂质扩散区域被设置于所述半导体基板内，所述第二杂质扩散区域被设置于所述第一杂质扩散区域内，所述第三杂质扩散区域被设置于所述第二杂质扩散区域内，所述第四杂质扩散区域的第一部分以与所述第三杂质扩散区域分离的方式而被配置于所述第二杂质扩散区域内，所述第四杂质扩散区域的第二部分被设置于所述第一杂质扩散区域的第三部分的所述半导体基板的表面侧，所述第一部分与所述第二部分连续，所述第一接点被设置为，与所述第二部分相接，所述第一接点与所述第三部分在俯视观察时重叠，所述第一电源与所述第三杂质扩散区域连接。另外，在本说明书中，“分离”是指，不发生接触而保持适当的距离。

根据该结构，包括：第一导电型的半导体基板；第二导电型的第一杂质扩散区域；第一导电型的第二杂质扩散区域；第二导电型的第三杂质扩散区域；第二导电型的第四杂质扩散区域；第一接点；第一电源，所述第一杂质扩散区域被设置于所述半导体基板内，所述第二杂质扩散区域被设置于所述第一杂质扩散区域内，所述第三杂质扩散区域被设置于所述第二杂质扩散区域内，所述第四杂质扩散区域的第一部分以与所述第三杂质扩散区域分离的方式而被配置于所述第二杂质扩散区域内，所述第四杂质扩散区域的第二部分被设置于第一杂质扩散区域的第三部分的所述半导体基板的表面侧，所述第一部分与所述第二部分连续，所述第一接点被设置为，与所述第二部分相接，所述第一接点与所述第三部分在俯视观察时重叠，所述第一电源与所述第三杂质扩散区域连接，通过以上结构，从而能够减少由进入第一接点的浪涌电流所造成的第四杂质扩散区域的破坏或第四杂质扩散区域的周围区域的破坏。特别是，能够防止第一接点正下方的第四杂质扩散区域与其他区域相接的区域中的破坏。