[发明专利]一种多组件的芯片封装结构

说明书

技术领域

本发明涉及半导体封装，尤其涉及一种包括多个组件的芯片封装结构。

背景技术

随着电子元件的小型化，轻量化以及多功能化的需求的增加，对半导体封装密度的要求越来越高，以来达到缩小封装体积的效果。因此，多芯片封装结构已经成为一新的热点。然而，在多芯片半导体封装结构中，芯片间的连接方法对半导体封装的尺寸和性能具有至关重要的影响。

图1所示为采用现有技术的一种多芯片封装结构的剖面图。在该实现方式中，下层芯片3和上层芯片5堆叠设置在印刷电路板1上。下层芯片3的一表面通过粘合剂7连接至印刷电路板1的上表面；上层芯片5的一表面通过粘合剂9连接至下层芯片3的另一表面。采用这种实现方式，为了暴露底层芯片3边缘上的焊垫，上层芯片5的宽度需要小于下层芯片3的宽度。

底层芯片3上的焊垫和上层芯片5上的焊垫分别通过第一组键合引线11和第二组键合引线15电性连接至印刷电路板1。因此，第二组键合引线15的高度要大于上层芯片5。这样，用于封装第一组键合引线11和第二组键合引线15以及上层芯片5和下层芯片3的塑封壳的厚度会较大。另外，数目较多的键合引线之间的干扰也会影响芯片的高频性能。

发明内容

有鉴于此，本发明的目的在于提供一种多组件的芯片封装结构，以解决现有技术中封装厚度过大，以及封装结构对芯片性能的不利影响。

依据本发明一实施例的多组件的芯片封装结构，包括，

位于底层的第一组件；

位于所述第一组件之上的至少一个第二组件；每一所述第二组件通过一组突起结构电性连接至所述第一组件；

层叠在所述第二组件之上的至少一个第三组件；

位于所述第三组件的至少一侧边的至少一外延结构，所述外延结构的厚度小于所述第三组件的厚度；所述外延结构将所述第三组件的电极性引出；

一组键合引线将所述外延结构连接至所述第一组件。

优选的，所述外延结构的厚度小于所述第三组件的厚度。

进一步的，所述第一组件包括一印刷电路板或者一引线框架。

进一步的，所述第二组件包括一芯片。

进一步的，所述第三组件包括一芯片或者一磁性元件。

优选的，所述第二组件之间相互间隔排列，并且互相不接触。

优选的，所述芯片封装结构还包括位于所述第二组件和所述第三组件之间，以及所述第三组件之间的粘合层。

优选的，所述突起结构包括凸块或者焊锡球。

优选的，所述第三组件的电极性通过所述键合引线在所述芯片封装结构内直接与第二组件的电极性连接。

依据本发明实施例的多组件的芯片封装结构，可以进一步的减小封装结构的厚度，从而使芯片封装结构的体积更小；另一方面，位于上层的组件的面积在封装尺寸范围内，可以设置为最大。

附图说明

图1所示为采用现有技术的一种多芯片封装结构的剖面图；

图2A所示为依据本发明第一实施例的多组件的芯片封装结构的剖面图；

图2B所示为图2A所示的芯片封装结构中位于顶层的第三组件的俯视图；

图3A所示为依据本发明第二实施例的多组件的芯片封装结构的剖面图；

图3B所示为图3A所示的芯片封装结构中位于顶层的第三组件的俯视图。

具体实施方式

以下结合附图对本发明的几个优选实施例进行详细描述，但本发明并不仅仅限于这些实施例。本发明涵盖任何在本发明的精髓和范围上做的替代、修改、等效方法以及方案。为了使公众对本发明有彻底的了解，在以下本发明优选实施例中详细说明了具体的细节，而对本领域技术人员来说没有这些细节的描述也可以完全理解本发明。

参考图2A，所示为依据本发明第一实施例的多组件的芯片封装结构的剖面图。在该实施例中，多组件的芯片封装结构200包括位于底层的印刷电路板201（第一组件）；位于印刷电路板之上的芯片203（第二组件）；芯片203通过焊锡球202（突起结构）电性连接至芯片203；位于芯片203之上的电感208（第三组件）；位于电感203的相对的两个侧边的外延结构206；位于外延结构206上的焊垫207通过键合引线205连接至印刷电路板201。

参考图2B，所示为图2A所示的芯片封装结构中位于上层的电感208和外延结构206的俯视图。两个外延结构206位于电感203的相对的两个侧边，以将电感的两个电极性（例如电感的输入端和输出端）通过外延结构206向外引出。