[发明专利]半导体集成电路及其制造方法

说明书

相关申请的交叉参考

本申请包含与2011年6月3日向日本专利局提交的日本优先权专利申请JP 2011-125639所公开的内容相关的主题，因此将该日本优先权申请的全部内容以引用的方式并入本文。

技术领域

本发明的技术涉及半导体集成电路以及该半导体集成电路的制造方法，在该半导体集成电路中，被保护电路与去除该被保护电路的电源线中产生的电涌的保护电路形成在同一半导体基板中。

背景技术

通常，对于诸如大型集成电路（large scale integrated circuit，LSI）等半导体集成电路，随着半导体集成电路的微小型化和电压降低，保护具有预定功能的电路（在下文中称为内部电路或被保护电路）不受该内部电路的电源线中产生的电涌的影响变得越来越重要。

作为上述电源线中产生的电涌的代表性示例，由于对电源线的外部端子静电放电（electrostatic discharge，ESD）而使电源线电位突然升高的ESD电涌是已知的。

为了防止当ESD电涌导致在外部端子处产生高电压脉冲时内部电路被击穿，将用于ESD保护的元件或电路与内部电路（被保护电路）一起集成到半导体基板中。

作为用于ESD保护的元件或电路，例如，相关技术中利用的是使用二极管的元件或电路、使用通过将栅极和源极短路获得的接地栅极金属氧化物半导体（grounded-gate metal oxide semiconductor，GGMOS）的元件或电路或者使用可控硅整流器（thyristor）的元件或电路。

一些内部电路具有互补金属氧化物半导体（complementary metal oxide semiconductor，CMOS）结构。因此，作为与内部电路具有高处理亲和性的构造，已经提出了除了使用电阻（R）和电容（C）的检测电路之外还具有使用诸如反相器等CMOS电路的所谓的RCMOS构造的ESD保护电路（参见日本专利特开第2006-121007号（下文中称为专利文献1）和C.A.Torres et al;“Modular,Portable,and Easily Simulated ESD Protection Networks for Advanced CMOS Technologies（用于先进CMOS技术的模块化的、便携的、易于模拟的ESD保护网路）”Electrical Overstress/Electrostatic Discharge Symposium,September 11-13.Symposium Proceedings,pp.81-94,FIG.1）。

具有RCMOS构造的ESD保护电路的电路构造与和本申请公开的技术相关的图1的电路构造相同。

图1中所示的ESD保护电路1是通过在电源线2与地线3之间如图所示地连接电阻元件R、电容元件C、CMOS反相器电路4和保护MOS晶体管5构成的。

具体地，在ESD保护电路1中，在电源线2与地线3之间布置有MOS晶体管（下文中称为保护MOS晶体管）5，MOS晶体管5将由于ESD而在电源线2中产生的高电压释放至地线3。保护MOS晶体管5的漏极和源极分别与电源线2和地线3相连。此外，电阻元件R和电容元件C在电源线2与地线3之间串联连接从而构成RC串联电路。另外，电阻元件R与电容元件C间的节点与CMOS反相器电路4的输入相连，并且CMOS反相器电路4的输出与保护MOS晶体管5的栅极相连。

通过利用基于电阻元件R和电容元件C的时间常数，该ESD保护电路被设计为不对电源线的正常电位上升和波动做出反应。

在与正常的电源启动的情况相类似的故意提高电源线的电位的情况下，脉冲的上升速度低于ESD电涌产生时的上升速度。因此，连接着电阻元件R和电容元件C的节点的电位VRC在电源线的电位上升后未经过长延迟就上升。

相比而言，如果向电源线2施加频率高于正常操作中的假定频率的脉冲（例如，ESD电涌），则RC串联电路中连接着电阻元件R和电容元件C的节点的电位VRC在电源线2的电位上升之后经过延迟而上升。在ESD代表性模型的人体模型（human body modal，HBM）中的电位上升发生在数百纳秒的极短时间内，并且响应于如此高频率的电位上升，RC串联电路的时间常数被确定为使得上述电位VRC在电源线2的电位上升之后经延迟而上升。

如果电源线的电位上升之后经延迟后电位VRC上升，则CMOS反相器电路4中生成的正脉冲施加至保护MOS晶体管5的栅极，直到电位VRC达到CMOS反相器电路4的反相器的阈值为止。