[发明专利]芯片上测试开关矩阵

说明书

技术领域

本发明涉及集成电路的测试技术，更具体地，涉及集成电路中的芯片上测试开关矩阵(on-chip test switch matrix)。

背景技术

在集成电路中可以设置多个测试焊盘(bonding pad)或测试接触垫(contact pad)，用于测试集成电路中的半导体器件是否存在故障。在测试期间，测试焊盘与为了检测半导体器件是否在制造期间出现故障，可以将测试焊盘或测试接触垫设置在晶片上管芯之间的划线区域(scribe line)中。在检测完成之后将管芯分成单个的划割期间可以去除测试焊盘或测试接触垫。如果在集成电路产品中需要测试焊盘或测试接触垫，则可以将测试焊盘或测试接触垫形成在集成电路内部，并且提供相应的测试管脚。在测试期间，测试设备的引线与测试焊盘电连接，或者测试设备的探针接触测试接触垫，进而与待测试的半导体器件的焊盘电连接。

随着半导体器件的持续按比例缩小，集成电路中的半导体器件的数量持续增加。在测试中使用的测试设备的探针的数量(典型地，小于6个)远小于待测试的半导体器件的数量，结果，采用大量的探针并将不同的探针接触不同的待测半导体器件几乎是不可能的。

在测试包含大量的半导体器件的集成电路时，有利的是将测试设备的探针选择性地连接至待测试的半导体器件，而不是增加探针的数量。

发明内容

本发明的目的是提供一种将测试设备选择性地连接至待测试的半导体器件的芯片上测试开关矩阵。

根据本发明，提供一种芯片上测试开关矩阵，包括位于绝缘基底层上的M个器件焊盘和N个测试焊盘或测试接触垫，其中M≥N，M、N分别是大于1的整数，其中，在每一个器件焊盘和每一个测试焊盘或测试接触垫之间形成初始断开或初始闭合的开关。

优选地，初始断开的开关包括位于绝缘基底层中的堆叠的导电通道和电介质衬里，并且电介质衬里作为开关的断开点，从而断开器件焊盘和测试焊盘或测试接触垫之间的导电路径。

优选地，在选择的一个器件焊盘和选择的一个测试焊盘或测试接触垫之间施加电压时，对于初始断开的开关，作用在电介质衬里上的电场使得电介质衬里击穿，从而连通所述选择的一个器件焊盘和所述选择的一个测试焊盘或测试接触垫之间的导电路径。

优选地，电介质衬里由氧化物、氧氮化物和高K材料中的至少一种组成。

优选地，高K材料包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、La₂O₃、ZrO₂和LaAlO中的至少一种。

优选地，电介质衬里由低温氧化物组成。

优选地，电介质衬里的厚度为1nm-4nm。

优选地，初始闭合的开关包括位于绝缘基底层中的导电通道，从而连通器件焊盘和测试焊盘或测试接触垫之间的导电路径。

优选地，在选择的一个器件焊盘和选择的一个测试焊盘或测试接触垫之间施加电压时，对于初始闭合的开关，作用在导电通道上的电场使得导电通道烧断，从而断开所述选择的一个器件焊盘和所述选择的一个测试焊盘或测试接触垫之间的导电路径。

优选地，芯片上测试开关矩阵还包括：M条下部导电线，所述下部导电线位于绝缘基底层中，用于连接开关和器件焊盘；以及N条测试线，所述测试线位于绝缘基底层上，用于连接开关和测试焊盘或测试接触垫。

根据本发明的芯片上测试开关矩阵可以将集成电路外部的测试设备选择性地连接至集成电路内部的待测试的半导体器件，从而可以在不增加探针的数量以及不改变探针与测试焊盘或测试接触垫的连接的情形下测试选择的半导体器件，这提供了测试方案的灵活性。

并且，根据本发明的芯片上测试开关矩阵可以实现为标准化的测试焊盘或测试接触垫，从而针对各种集成电路可以采用相同的测试设备，这降低的集成电路的制造成本。

附图说明

图1示出了根据本发明的芯片上测试开关矩阵的俯视图。

图2示出了根据本发明的第一实施例的芯片上测试开关矩阵的截面图，该截面图沿图1中的线AA截取。

图3示出了根据本发明的第一实施例的芯片上测试开关矩阵的等效电路图。

图4示出了根据本发明的第二实施例的芯片上测试开关矩阵的截面图，该截面图沿图1中的线AA截取。

图5示出了根据本发明的第二实施例的芯片上测试开关矩阵的等效电路图。

具体实施方式