[发明专利]多芯片堆栈的封装件及其制法

说明书

技术领域

本发明涉及一种封装件及其制法，尤其指一种多芯片堆栈的封装件及其制法。

背景技术

随着半导体封装件的尺寸愈来愈小并且功能愈来愈多的需求不断地上升，业界不断开发新的封装件技术，其中一种方式便是将半导体芯片垂直地堆栈并封装于基板上，以达到封装空间的有效充分运用。

请参阅图1，其为现有例如第7,535,109号美国专利的层叠式半导体封装件的剖视图。

如图所示，将多个半导体芯片11垂直堆栈于基板10上，各该半导体芯片11之间间隔有环氧树脂12，各该半导体芯片11具有焊垫111，该焊垫111上经由打线机台焊接焊线14，并于该基板10上形成垂直竖设的导电胶13，该导电胶13连接该等半导体芯片11周缘，且各该半导体芯片11借由该焊线14以电性连接至该导电胶13，以使各该半导体芯片11与基板10之间能彼此电性连接。

现有封装件的焊线的弧线高度需控制极为精密，当弧线高度太高时，焊线会碰到下方的半导体芯片而造成产品失效(fail)。然而，该焊线的线弧高度并不易控制，因此需要增加半导体芯片与半导体芯片间的间距，如此则难以降低整体封装件的厚度，且此封装件无法测试焊线与半导体芯片之间的接着状态，而有碍于良率的提升与成本的降低。

因此，如何避免上述现有技术中的种种问题，以减低封装件的厚度，并增进整体良率与降低整体成本，实已成为目前亟欲解决的课题。

发明内容

有鉴于上述现有技术的缺失，本发明的主要目的在于提供一种多芯片堆栈的封装件及其制法。

本发明的多芯片堆栈的封装件包括：基板；多个具有电极垫的半导体芯片，其交错地堆栈于该基板上，各该半导体芯片突出于邻接的该半导体芯片，各该半导体芯片上接置有对应电性连接该电极垫的导接端，该导接端的一端则突出于各该半导体芯片的一侧边；以及用以电性连接该基板及该导接端的导电组件。

本发明提供另一种多芯片堆栈的封装件，其包括：基板；多个具有电极垫的半导体芯片，其堆栈于该基板上，各该半导体芯片上接置有对应电性连接该电极垫的导接端，该导接端的一端突出于各该半导体芯片的一侧边，且该等半导体芯片间还设有导线架本体部；以及导电组件，其用以电性连接该基板及该导接端。

本发明还提供一种多芯片堆栈的封装件的制法，其包括：于一基板上交错地堆栈多个具有电极垫的半导体芯片，各该半导体芯片突出于邻接的该半导体芯片，各该半导体芯片上接置有对应电性连接该电极垫的导接端，且该导接端的一端突出于各该半导体芯片的一侧边；以及以多个导电组件电性连接该基板及该导接端。

本发明又提供一种多芯片堆栈的封装件的制法，其包括：提供一具有多个半导体芯片的基材，各该半导体芯片具有电极垫；设置线路于该电极垫上，且各该线路用于将一该半导体芯片的电极垫电性连接至一相邻的半导体芯片的电极垫；切割该基材，以分离各该半导体芯片；切割该线路，以使各该半导体芯片之间分离，且该线路的一端突出于该半导体芯片的一侧边；于一基板上堆栈该等半导体芯片；以及以多个导电组件电性连接该基板及该线路。

由上可知，因为本发明的多芯片堆栈的封装件是借由导线架以做为各半导体芯片的电性连接组件，所以可有效控制各该半导体芯片之间的间距至最小高度；此外，本发明的封装件为交错偏移地堆栈，因此可避免各该半导体芯片之间的短路问题；而且，半导体芯片不需制作线路重布层或进行打线工艺，只需贴合导线架，再者本发明可在制作过程中测试电极垫与其上的导接端的结合状态，故整体成本较低且良率较高。

附图说明

图1为现有的层叠式半导体封装件的剖视图。

图2A至图2E为本发明的多芯片垂直堆栈的封装件及其制法的第一实施例的剖视图，其中，图2C’与图2D’分别为图2C与图2D的俯视图，图2E’为图2E的另一实施方法。

图3A至图3C为本发明的多芯片垂直堆栈的封装件及其制法的第二实施例的俯视图。

图4A至图4C为本发明的多芯片垂直堆栈的封装件及其制法的第三实施例的俯视图。

图5为本发明的多芯片垂直堆栈的封装件的第四实施例的俯视图。

图6A至图6I为本发明的多芯片垂直堆栈的封装件及其制法的第五实施例的剖视图。

图7A至图7K为本发明的多芯片垂直堆栈的封装件及其制法的第六实施例的剖视图。

主要组件符号说明

10，30，64，76        基板

11，21’，63’，70’  半导体芯片

111                   焊垫