[发明专利]半导体装置及其制造方法

说明书

本非临时申请根据35 U.S.C §119(a)要求2010年11月5日在日本提交的专利申请No.2010-249078以及在2011年5月31日在日本提交的专利申请No.2011-122617的优先权，此处通过引用并入这些申请的全部内容。

发明背景。

技术领域

本发明涉及诸如液晶驱动器的CMOS结构的抗高压半导体装置及其制造方法。

背景技术

对于在低功耗操作且具有抗高压特性的这种类型的常规半导体装置，频繁地使用互补使用NMOSFET和PMOSFET的CMOS（互补金属氧化物半导体）。尽管CMOS仅消耗低功率，它们也具有导致闩锁现象的缺点，其中，因为在NMOSFET和PMOSFET之间理论地形成寄生晶闸管结构，外部浪涌脉冲触发晶闸管导通，导致大电流继续流动且导致击穿。将具体参考图13、14(a) 和14(b)描述位于NMOSFET和PMOSFET之间的这种寄生晶闸管结构。

图13 是纵向剖面图，说明常规半导体装置的寄生晶闸管结构（NPNP结构）的基本部分。图14(a)和14(b)是用于描述图13中的PNPN结构的等价电路的图示。图14(a)是示意性说明PNPN结构的图示。图14(b)是说明PNPN结构的等价电路图。

如图13所示，常规半导体装置100包含在半导体衬底101中提供的P型阱102和N型阱103；且在P型阱102和N型阱103的边界提供沟道分离部分104。在左边在沟道分离部分104之间提供NMOS晶体管105，在右边在沟道分离部分104之间提供PMOS晶体管106。对于NMOS晶体管105，在P型阱102上提供栅电极108，栅极氧化物膜107夹置在其间。在两边分别提供N+区域109以作为源极区域和漏极区域。而且，对于PMOS晶体管106，在N型阱103上提供栅电极108，栅极绝缘膜107夹置在其间。在两边分别提供P+区域110以作为源极区域和漏极区域。

寄生晶闸管结构在P型阱102和N型阱103的边界形成。如图14(a)所示，这等价于彼此相连的NPN晶体管105和PNP晶体管106。当每个晶体管的电流放大因子hfenpn和电流放大因子hfepnp的乘积为1或更大且第一电流通过外部浪涌等开始流动时，晶体管开始放大相应电流且继续增加电流，导致击穿。如前面所提及，如图14(b)所示，晶闸管结构在NMOSFET 105和PMOSFET 106之间形成，因而，外部浪涌等触发晶闸管导通，导致大电流继续流动且导致击穿。如参考文献1、2等中所公开，由于该原因，常规地发展为通过减小NMOSFET 105或PMOSFET 106的放大因子来防止闩锁。

图15是纵向剖面图，说明在参考文献1中公开的常规半导体装置中CMOS LSI的P型杂质掺杂步骤的基本部分。

如图15所示，设计了通过在P型阱201和N型阱202的边界形成沟道分离部分203来减小常规半导体装置200中的NPN晶体管的放大因子，沟道分离部分203比P型阱201深，由此获得更抗闩锁的CMOS结构。

图16是纵向剖面图，说明在参考文献2中公开的常规半导体装置的基本部分的示例性结构。

如图16所示，常规半导体装置300是所谓的BiMOS，其中双极晶体管和CMOS共存。在其CMOS区域的P型阱301和N型阱302的边界，提供沟道分离部分303，该沟道分离部分与参考文献1中的情况一样深。另外，在比N型阱302的区域更深的部分中，在半导体衬底304上提供高浓度的N+嵌入区域305。在比P型阱301的区域更深的部分中，在半导体衬底304上提供高浓度的P+嵌入区域306。设计了减小NMOS晶体管307和PMOS晶体管308每一个的放大因子hfe，由此获得更抗闩锁的CMOS结构。

参考文献1：日本特许公开No.60-226136。

参考文献2：日本专利No.3,244,412。

发明内容

在参考文献1中公开的常规半导体装置200中，即使提供深沟道分离部分203，电子经过比沟道分离部分203更深的区域。因而，NPN晶体管的放大因子hfe保持很高，且该结构并不十分有效。根据发明人执行的模拟，即使使用4μm至6μm的沟道深度蚀刻，放大因子hfe才减小一半。如图2的测量点所示，当沟道被蚀刻到6μm的深度且衬底杂质浓度约为10¹⁵时，在6μm沟道深度的实际值显示仅约80％的放大因子hfe的减小。基于该结果，不可能获得抗闩锁的CMOS结构。