[发明专利]半导体装置的制造方法

说明书

技术领域

本发明涉及一种具有槽栅结构的半导体装置的制造方法，特别涉及能够防止IGBT或功率MOS晶体管的栅极绝缘膜的绝缘耐压因形成发射极层等时的离子注入的冲击等而劣化的半导体装置的制造方法。

背景技术

IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)或功率MOS晶体管为了实现低通态电阻化等而多采用槽栅结构。如图11所示，槽栅结构构成为，首先，自具有N型半导体层1和P型半导体层2的半导体基板12的表面朝向内部蚀刻半导体基板12，在半导体基板12形成槽3；此后，在形成覆盖槽3内壁的栅极绝缘膜4之后，采用填充槽3内部的导电性多晶硅形成栅极电极5；接着，通过砷离子等的离子注入，在P型半导体层2的表面注入杂质，进而使其热扩散，从而在该P型半导体层2内形成成为N型半导体层8的杂质区域。N型半导体层8在半导体装置为IGBT时成为发射极层，在半导体装置为功率MOS晶体管时成为源极层。

如图11所示，为了在半导体基板12内形成N型半导体层8，从箭头9b所示的方向离子注入被高电压加速的砷离子等，但与此同时，从箭头9a的方向砷离子等直接或者穿透栅极电极5即多晶硅层，也注入被夹在栅极电极5和N型半导体层8之间的栅极绝缘膜4中。箭头9a、9b表示各自的砷离子等的射程，箭头9a、9b的前端表示砷离子在被注入对象即硅氧化膜等内的平均射程的大致位置。

以箭头9a所示的射程通过由多晶硅构成的栅极电极5内等而注入被夹在该栅极电极5和N型半导体层8之间的栅极绝缘膜4中的砷离子等，由于具有很大的能量，因此，沿着箭头9a的射程在栅极绝缘膜4内产生损伤。其结果，产生该损伤部分的栅极绝缘膜4的膜质劣化而流过漏电流，从而导致产生栅极绝缘膜4的绝缘耐压降低的弊端。另外，砷离子等的注入方向并非垂直于半导体基板12而是朝向倾斜方向，这是为了防止砷离子等在半导体基板12内产生沟道效应(チヤネリング)。

对于由槽栅结构构成的IGBT等的栅极绝缘耐压劣化对策，记载在以下的专利文献1中。

专利文献1：(日本)特开2000-349289号公报

在专利文献1中，在通过砷离子的离子注入来形成N型半导体层8时，用厚的绝缘膜覆盖填充槽3内的栅极电极5上，以防止砷离子进入被夹在由多晶硅构成的栅极电极5和N型半导体层8之间的栅极绝缘膜4中。其结果，实现了防止离子注入时损伤栅极绝缘膜的目的。

覆盖栅极电极5上的厚的绝缘膜的形成方法为如下。首先，在包含栅极电极5上的半导体基板12上的整个面上，通过CVD法，堆积1μm左右的硅氧化膜。此后，通过干式蚀刻等，对整个面进行蚀刻直至P型半导体层2的表面露出。进而，为了防止露出的P型半导体层2的表面因离子注入而受到损伤，用50nm左右的遮挡氧化膜(スクリ一ン酸化膜)覆盖包含栅极电极5上的半导体基板12的整个表面。

如上所述，在专利文献1所记载的方法中，形成用于防止离子注入的损伤而覆盖栅极电极5上的绝缘膜的工序，由CVD硅氧化膜形成、硅氧化膜的整个面的蚀刻及遮挡氧化膜的形成这样的复杂工序构成。

发明内容

因此，本发明的课题在于提供一种能够简单且低成本地形成覆盖栅极电极5上的绝缘膜的制造方法。

本发明的半导体装置的制造方法，其特征在于，具有：准备在第一导电型第一半导体层上具有第二导电型第二半导体层的半导体基板的工序；形成自第二半导体层的表面延伸至第一半导体层内的槽的工序；形成自槽的内壁延伸至第二半导体层的表面的栅极绝缘膜的工序；在形成有栅极绝缘膜的槽内形成栅极电极的工序；通过使栅极电极热氧化，在栅极电极的上表面形成栅极电极保护膜的工序；在形成栅极电极保护膜后，在第二半导体层内离子注入杂质离子以形成第一导电型杂质区域的工序。

根据本发明的半导体装置的制造方法，能够低成本地制造提高了栅极绝缘膜的绝缘耐压的半导体装置。

附图说明

图1是表示本发明第一实施方式的半导体装置的制造方法的剖面图；

图2是表示本发明第一实施方式的半导体装置的制造方法的剖面图；

图3是表示本发明第一实施方式的半导体装置的制造方法的剖面图；

图4是表示本发明第一实施方式的半导体装置的制造方法的剖面图；

图5是表示本发明第一实施方式的半导体装置的制造方法的剖面图；

图6(a)、(b)是表示栅极施加电压和栅极绝缘膜的漏电流的关系的曲线图；

图7是表示标准化后的追加氧化量与多晶硅上及硅上的标准化氧化膜厚度之间的关系的曲线图；