[发明专利]半导体集成电路装置及其制造方法

说明书

技术领域

本发明涉及具有熔断器(fuse)元件的半导体集成电路装置及其制造方法。

背景技术

稳压器和电压检测器是由模拟处理电路、逻辑电路、电容以及旁漏电阻等构成的，在旁漏电阻部中设有电阻选择用的熔断器元件，以能够在检查工序中调节到所希望的电压。

图5及图6示出了这样的半导体集成电路装置的一个现有例。图5是熔断器元件的平面图，图6是沿图5中的A-A的截面图。如图6所示，熔断器元件是在元件分离绝缘膜401上，利用与MOSFET的栅电极相同的导电材料、即由掺杂了杂质的多晶Si膜和WSix膜构成的多晶硅化物(polycide)膜402(相当于图5中的标号302)而形成的。

多晶硅化物膜402被层间绝缘膜403和作为平坦膜的BPSG膜404所覆盖，在BPSG膜404和层间绝缘膜403中开设有到达多晶硅化物膜402的两端部附近的接触孔405(相当于图5中的标号305)。在BPSG膜404上，由第1层的铝膜406(相当于图5中的标号306)构成的配线被构图成这样的状态：其经由接触孔405而接触到多晶硅化物膜402。铝膜406被第1层的金属间绝缘膜407所覆盖，该第1层的金属间绝缘膜407是以TEOS为原料并通过等离子CVD法而形成的。

未作图示，在该一个现有例中，除了第1层的铝膜406以外，还使用了第2层的铝膜。因此，作为这些铝膜彼此之间的平坦化膜，通过旋转涂布、固化以及之后的回蚀(etch back)，在第1层的金属间绝缘膜407上形成了SOG膜408。SOG膜408被第2层的金属间绝缘膜409所覆盖，该第2层的金属间绝缘膜409是以TEOS为原料并通过等离子CVD法而形成的。第2层的金属绝缘膜409被通过等离子CVD法形成的作为保护膜的SiN膜410所覆盖。

并且，在多晶硅化物膜402上设有开口区域311，该开口区域311用于通过激光来切断作为熔断器元件的该多晶硅化物膜402。开口区域311是使用对铝焊盘(未图示)上的SiN膜410进行蚀刻时的掩膜同时进行蚀刻而形成的，但由于是过蚀刻(over etching)，因此其到达了第2层的金属间绝缘膜409。

专利文献1揭示了在上述构造的基础上，还能够防止SiN膜等发生碎裂或脱落的构造。

专利文献2揭示了在熔断器元件的周围设置保护环层来防止异物或水分的侵入的构造。

【专利文献】

专利文献1：日本特开平05-021605号公报

专利文献2：日本特开平07-022508号公报

在稳压器和电压检测器中，在元件形成后，是在晶片的状态下进行动作检查，此时，切断与期望的电压对应的电阻的熔断器元件，以能够输出期望的电压。

因此，从图5及图6也能看出，SOG膜408露出到熔断器元件的微调(trimming)加工用的开口区域311的内侧面、特别是与相邻的熔断器元件连接的铝配线之间，但是，SOG膜408具有容易吸收水的性质。因此，从外部侵入的水或水分会以SOG膜408为路径而进入到半导体集成电路的内部元件中，成为导致半导体集成电路装置的可靠性不良的因素。

发明内容

本发明正是鉴于上述问题而完成的，其目的在于提供一种半导体集成电路装置，其改进了多层配线的金属间绝缘膜构造，对露出到开口区域311的内侧面、特别是相邻的熔断器元件的铝配线之间的开口区域311的内侧面的SOG膜408进行了分断，防止水分向半导体集成电路的内部元件侵入，由此提高了可靠性。

本发明为了解决上述课题，使用了以下手段。

首先，构成了这样的半导体集成电路装置：在半导体基板上设置有元件分离绝缘膜；在元件分离绝缘膜上设置有熔断器元件；在熔断器元件上设置有绝缘膜；在绝缘膜上设置有经由连接孔与熔断器元件连接的第1配线层；在第1配线层与上方的第2配线层之间设置有第1金属间绝缘膜、SOG以及第2金属间绝缘膜，该半导体集成电路装置的特征在于，与相邻的所述熔断器元件连接的第1配线层之间的间隔宽度小于所述第1金属间绝缘膜的侧壁厚度的2倍。

另外，构成了这样的半导体集成电路装置：其特征在于，在第1配线层的侧面具有侧墙，第1金属间绝缘膜被设置成覆盖第1配线层和所述侧墙。

另外，构成了这样的半导体集成电路装置：其特征在于，侧墙是氧化硅膜或磷硅玻璃(PSG)膜或氮化硅膜。