[发明专利]芯片尺寸封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件及其制法，特别是涉及一种可堆叠其他半导体封装件的芯片尺寸封装件及其制法。

背景技术

随着半导体技术的演进，半导体产品已开发出不同封装产品型态，而达到半导体封装件的轻薄短小的目的，因而发展出一种芯片尺寸封装件(chip scale package，CSP)，其特征在于此种芯片尺寸封装件仅具有与芯片尺寸相等或略大的尺寸。

例如美国专利第5,892,179、6，103,552、6,287,893、6,350,668及6,433,427号即公开一种现有的CSP(Chip Scale Package，芯片尺寸封装)结构，是直接在芯片上形成增层而无需使用如基板或导线架等芯片承载件，且利用重布线(redistribution layer，RDL)技术重配芯片上的电极垫至所欲位置。

然而上述CSP结构的缺点在于重布线技术的施用或布设于芯片上的导电迹线往往受限于芯片的尺寸或其作用面的面积大小，尤其当芯片的集成度提升且芯片尺寸日趋缩小的情况下，芯片甚至无法提供足够区域空间以植设更多数量的焊球以供与外界电性连接。

鉴此，美国专利第6,271,469号公开一种晶圆级芯片尺寸封装件WLCSP(Wafer Level CSP)的制法，是在芯片上形成增层的封装件，而能提供较为充足的表面区域以承载较多的输入/输出端或焊球。

请参阅图1A至图1C，为现有晶圆级芯片尺寸封装件的制法示意图；如图1A所示，首先，准备一如热感应的胶膜11，在该胶膜11上接置多个具有作用面121及非作用面122的芯片12，在该作用面121具有多个电极垫120，且将各该芯片12以其作用面121粘贴于该胶膜11上；如图1B所示，接着，进行封装模压工艺，利用一如环氧树脂的封装胶体13包覆住该芯片12的非作用面122及侧面，之后再加热移除该胶膜11，以外露出该芯片12的作用面121；如图1C所示，然后利用重布线(RDL)技术，敷设一介电层14于该芯片12的作用面121及封装胶体13的表面上，并开设多个贯穿该介电层14的开口以露出该芯片12的电极垫120，接着在该介电层14上形成线路层15，并使该线路层15电性连接至该电极垫120，再于该线路层15上敷设拒焊层16及相对应于该线路层15上植设焊球17，之后进行切割作业。

通过前述制造工艺，因包覆该芯片12的封装胶体13的表面可提供较该芯片12的作用面121大的区域空间，因而能植设数量较多的焊球17以与外界达成电性连接。

然而，上述制造工艺的缺点在于将芯片12以作用面121粘贴于胶膜11上而固定的方式，常因该胶膜11在制造工艺中受热而发生伸缩问题，造成粘置于该胶膜11上的芯片12位置发生偏移，甚至在封装模压时因该胶膜11受热软化而造成该芯片12位移，如此导致后续在重布线工艺时，该线路层15无法连接至该芯片12的电极垫120上而造成电性连接不良的情况。

请参阅图2，在另一封装模压中，因该胶膜11遇热软化，导致该封装胶体13易发生溢胶130至该芯片12的作用面121，甚或污染该电极垫120，因而造成后续重布线工艺的线路层与芯片电极垫接触不良的情况，而产生废品。

请参阅图3A，前述封装模压工艺仅通过该胶膜11支撑所述芯片12，而该胶膜11及封装胶体13在后续工艺中易发生严重翘曲(warpage)110的问题，尤其是当封装胶体13的厚度很薄时，翘曲问题更为严重，从而导致后续重布线工艺时，在该芯片12上涂布介电层时会有厚度不均问题；如此即需额外再提供一硬质载具18，如图3B所示，是将该封装胶体13通过一粘胶19固定于该硬质载具18上，以通过该硬质载具18进行整平，但当完成重布线工艺而移除该硬质载具18时，易发生在该封装胶体13上会有先前固定在该硬质载具18上的残留粘胶190问题，如图3C所示。其它相关现有技术的公开如美国专利第6,498,387、6,586,822、7,019,406及7,238,602号。