[发明专利]多晶粒堆栈封装结构

说明书

【技术领域】

本发明是关于一种多晶粒堆栈封装结构；特别是有关于一种使用金属导线连接凸块的晶圆级堆栈封装结构。

【背景技术】

在现今的信息社会中，随着可携式产品的成功开发，使用者均是追求高速度、高品质、多功能性的可携式电子产品，例如：笔记型计算机(Note Book)、3G手机、个人数字助理(PDA)以及游戏机(Video Game)等。就产品外观而言，可携式电子产品的设计是朝向轻、薄、短、小的趋势迈进。为了达到上述目的，发展出多晶粒堆栈结构是必须的趋势，而多晶粒堆栈结构即是在相同的封装体尺寸之下，将多个晶粒以堆栈的方式相接合并电性连接，以增加内存的容量或增加更多的功能。

随着制程的进步，可携式系统中的每一个晶粒间的总线(Bus)所需要的操作速度及频宽越来越大，而系统的总线的速度及频宽则是取决于封装(Package)的技术，特别是在将多种不同功能的晶粒封装在一起的系统级封装(System in Package；SiP)。因此，在设计多晶粒堆栈结构时，具有更快的传输速度、更短的传输路径以及更佳的电气特性，并进一步缩小晶粒封装结构的尺寸及面积，因而使得晶粒堆栈结构已经普遍应用于各种电子产品的中，并成为未来的主流产品。

而在实施的制造过程中，多晶粒堆栈结构的封装却面临着挑战。首先，随着各种消费性产品的性能提升，对于内存的容量需求也愈大，因此，当要制造大容量的动态内存(DRAM)时，例如：4Gb容量的DRAM；就需要将四颗1Gb DRAM封装在一起，如图13A所示；若要制造8Gb容量的DRAM；就需要将八颗1Gb DRAM封装在一起。随着晶粒数的增加，使用传统的金属导线来作为晶粒间的连接导线(trace)时，除了会因为连接路径的增加，或是在制造过程中使得连接导线的长度不一致，而会造成信号传递速度降低或产生时间延迟等效应，进而造成系统无法运作或是造成系统存取数据错误等问题外；使用传统的金属导线来作为多个晶粒堆栈的连接导线时，还面临到另一个问题，就是封装尺寸的问题，也就是说，一个多个晶粒堆栈结构的高度与面积是受限制的，而这也是使用传统的金属导线来作为晶粒间的多个晶粒堆栈的另一问题。

而为了解决此一问题，使用线路重分配层(RDL)可以达到缩短多晶粒堆栈间的连接路径，同时也可以有效地克服多个晶粒堆栈高度的问题，如图13B所示。然而，线路重分配层(RDL)的高制造成本让许多高性能的产品闻之却步。

因此，在多晶粒堆栈结构中，保持良好的电气特性以及最适尺寸之前题下，如何以最低的制造成本来完成，已是一个重要且需解决的议题。

【发明内容】

为了解决背景技术中，有关多晶粒堆栈结构中的晶粒与晶粒间的连接导线过长及连接导线的长度不一致等问题，本发明提供一种使用金属导线连接凸块的晶圆级堆栈封装结构，其主要目的在提供多晶粒堆栈封装，其能够以堆栈结构来控制晶粒与晶粒间连接导线等长的需求，使得完成封装后的多晶粒堆栈结构能具有较佳得电气特性及可靠度。

本发明的另一主要目的，在提供一种使用传统金属导线与凸块的连接来作为多晶粒堆栈结构的连接方式，用来取代线路重分配层(RDL)，以降低多晶粒堆栈结构的制造成本。

本发明的另一主要目的，在提供一种使用传统金属导线与硅贯通孔技术(Trough-Silicon-Vias，TSVs)的连接来作为多晶粒堆栈结构的连接方式，可以有效地降低封装高度以增加堆栈的集成度，并同时增加操作速度及频宽。

本发明的还有一主要目的，在提供一种使用传统金属导线与凸块的连接来作为多晶粒堆栈结构的连接方式或是使用传统金属导线与硅贯通孔技术的连接来作为多晶粒堆栈结构的连接方式，以形成系统级的封装结构。

依据上述的目的，本发明首先提供一种多晶粒堆栈封装结构，包括一基板，具有一上表面及一下表面，其上表面上定义一晶粒设置区及配置有多个接点，而接点位于晶粒设置区之外；一第一晶粒，具有一有源面及相对有源面的一背面，第一晶粒以背面设置于晶粒设置区，其有源面上配置有多个第一焊垫且第一焊垫上形成一第一凸块；多条金属导线，用以连接第一凸块至接点；一第二晶粒，具有一有源面及相对有源面的一背面，其有源面上配置有多个第二焊垫，第二焊垫上形成一第二凸块，第二晶粒是以有源面面对第一晶粒的有源面接合第一晶粒，使第二凸块分别对应连接金属导线及第一凸块；一封胶体，用以覆盖基板、第一晶粒、第二晶粒及金属导线。