[发明专利]一种功率MOSFET封装体及其封装方法

说明书

【技术领域】

本发明涉及半导体器件封装测试领域，尤其涉及一种功率MOSFET封装体及其封装方法。

【背景技术】

随着电子工业的不断发展，印刷电路板(PCB)上集成的器件越来越多，因此单个器件的小型化已经成为器件封装工艺发展的必然趋势。单个器件占有更小的面积能够使单位面积的PCB上能够容纳更多的器件，从而为板卡的设计者在小型化和高性能之间提供更大的选择空间。

CMOS电路是PCB上最为常见的电路单元，一个CMOS电路通常需要若干个NMOS和若干个PMOS，一个例如CMOS反相器至少需要一个NMOS和一个PMOS。早期的单电源SO8封装占用PCB面积为5mm×6mm，但由于是单管封装，因此需要采用两个封装体才能够实现一个基本的CMOS单元。取而代之的是双电源PAK SO8封装体，该封装体虽然在单体中同时封入了两个MOSFET，但是由于这种封装结构的高侧和低侧的两个栅极引线必须在PCB板上相交，因此必须使用至少有两层的PCB板，从而提高了应用成本，不利于广泛推广应用。现有技术中最为成熟的封装结构应当是双电源5060-8L系列芯片，该系列芯片占用了5mm×6mm的PCB板面积，实现了双管封装，并且PCB布线能够在单层内实现。

从现有技术的发展路径可以看出，降低封装体占用面积和PCB设计的复杂度一直是本领域内技术人员一直追求的目标。

【发明内容】

本发明所要解决的技术问题是，提供一种功率MOSFET的封装方法以及封装体，进一步降低封装体占用面积，并且管脚位置设置合理，易于PCB布线设计。

为了解决上述问题，本发明提供了一种功率MOSFET封装体，包括第一芯片、第二芯片和引线框架，所述第一和第二芯片均为功率MOSFET芯片，每个芯片的正面均设置有一源极和一栅极，背面设置有一漏极，所述引线框架具有多个引脚，两个芯片并列贴装在引线框架上，第一芯片的正面和第二芯片的背面朝向引线框架，第二芯片背面的漏极与第一芯片的源极贴装在引线框架的同一引脚上。

作为可选的技术方案，所述第一芯片和第二芯片同引线框架之间的连接方式各自分别选自于导电焊料相互焊接和导电薄膜相互粘贴中的一种。其中，第一芯片同引线框架之间的连接方式优选采用导电薄膜相互粘贴，第二芯片同引线框架之间的连接方式优选采用导电焊料相互焊接。

作为可选的技术方案，所述导电薄膜的厚度范围是10μm至50μm。

作为可选的技术方案，第一芯片正面的源极和栅极以及第二芯片背面的漏极与引线框架对应的引脚之间采用导电金属片相互连接。

本发明进一步提供了一种上述封装体的制造方法，包括如下步骤：提供两种晶圆，所述两种晶圆分别具有多个待封装的第一芯片或者第二芯片，每个芯片的正面均设置有一源极和一栅极，背面设置有一漏极；在每个第一芯片的正面以及每个第二芯片的背面的焊盘上粘贴导电薄膜，所述导电薄膜的上下表面均具有粘性；将粘贴有导电薄膜的两种晶圆都切割成独立的第一芯片和第二芯片；将导电薄膜与引线框架对应的引脚相互对准，从而将第一芯片和第二芯片粘贴在引线框架上，第二芯片背面的漏极与第一芯片的源极贴装在引线框架的同一引脚；将第一芯片的背面与第二芯片的正面的焊盘电学连接至引线框架对应的引脚上。

作为可选的技术方案，所述在焊盘表面粘贴导电薄膜的步骤进一步包括：提供一支撑层；在所述支撑层的表面上形成一层连续的导电薄膜；图形化所述导电薄膜，使其位置和形状与焊盘相互对应；将焊盘与图形化的导电薄膜相互对准，从而将晶圆粘贴在所述支撑层的表面上；将支撑层移除，从而将图形化的导电薄膜粘贴在晶圆表面的焊盘上。

作为可选的技术方案，所述导电薄膜的两个表面具有不同的粘附强度，并采用粘附强度较低的一个表面与支撑层相互粘贴，以有利于粘贴至焊盘后将支撑层移除。

本发明进一步提供了一种上述封装体的制造方法，包括如下步骤：提供两种晶圆，所述两种晶圆分别具有多个待封装的第一芯片或者第二芯片，每个芯片的正面均设置有一源极和一栅极，背面设置有一漏极；在每个第一芯片的正面粘贴导电薄膜，所述导电薄膜的上下表面均具有粘性；将两种晶圆各自切割成独立的第一芯片和第二芯片；将导电薄膜与引线框架对应的引脚相互对准，从而将第一芯片粘贴在引线框架上；采用导电焊料将第二芯片焊接在引线框架对应的引脚上，第二芯片背面的漏极与第一芯片的源极贴装在引线框架的同一引脚；将第一芯片的背面与第二芯片的正面的焊盘电学连接至引线框架对应的引脚上。

作为可选的技术方案，所述将第二芯片焊盘焊接至引线框架对应的引脚上的步骤中，采用的是片式焊接工艺。