[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置，特别涉及包含终端结构的半导体装置及其制造方法。

背景技术

功率器件是在功率转换或功率控制中使用的、主要面向功率设备的半导体元件，与通常的半导体元件相比被高耐压化、大电流化。功率器件需要在反方向电压施加时切断电流并保持高电压。作为功率器件的高耐压化方法，在日本电气学会高机能功率器件/功率IC调查专门委员会编、“功率器件/功率IC手册”、Corona公司、第54～64页和第170～174页中，公开有FLR(Field Limiting Ring，场限环)结构、场板(Field Plate)结构等的终端结构。

其中，FLR结构是以多个环状的P型杂质区域包围主结(mainjunction)的周围的结构，其中，该主结是通过低浓度的N型杂质区域、和在该N型杂质区域的内部表面形成的P型杂质区域而形成的。在该结构中，当反方向电压施加时，在主结穿通(punch through)之前，通过由各个环状的P型杂质区域形成的结依次穿通，从而缓和主结的电场。

进而，例如在日本专利申请特开2002-231944号公报、或日本专利申请特开平05-190693号公报中，公开有在各个FLR上隔着绝缘膜环状地形成有导电膜的结构。在该结构中，通过导电膜作为等电位的环而发挥功能，从而缓和绝缘膜中包含的可动离子的影响。

可是，在FLR结构中，在多个环状的P型杂质区域之间存在的低浓度的N型杂质区域的部分中对电场进行缓和，因此在使用FLR结构使半导体装置高耐压化的情况下，主结的外周部分的面积增大，结果，存在半导体装置的占有面积增大的问题。

发明内容

因此，本发明的目的在于提供一种在保持规定的耐压的同时能够缩小占有面积的半导体装置及其制造方法。

本发明的半导体装置具备：衬底，具有主表面；第一导电型的第一杂质区域；第二导电型的表面降场层(RESURF layer)；第二导电型的第二杂质区域；以及多个场板。在衬底内形成有第一杂质区域。在第一杂质区域内的主表面形成有表面降场层。第二杂质区域比表面降场层具有高杂质浓度，并且在第一杂质区域内的主表面中与表面降场层接触而形成。多个场板中至少一个与第一杂质区域电连接，并且多个场板中至少另一个与第二杂质区域电连接。多个场板包含下部场板和上部场板。下部场板能够在与衬底之间形成下部电容耦合。上部场板与下部场板相比形成在从衬底离开的位置，并且能够在与下部场板之间形成比下部电容耦合的电容大的上部电容耦合。

根据本发明的半导体装置及其制造方法，能够在保持规定的耐压的同时缩小占有面积。

本发明的上述以及其它的目的、特征、方面、以及优点通过与附图相关地理解的关于本发明的接下来的详细说明就能更清楚了。

附图说明

图1是示意地表示本发明的实施方式1的半导体装置的结构的平面图。

图2是沿着图1的II-II线的剖面图。

图3是示意地表示在本发明的实施方式1的半导体装置中，通过板构成的电容耦合的剖面图。

图4A是示意地表示本发明的实施方式1中的衬底表面的电场强度分布的图。

图4B是示意地表示本发明的实施方式1中的衬底内部的等电位线的图。

图5A是表示在P型阱2和N型沟道截止区域4之间施加有600V的电压的情况下的、场板各自的电位的控制的一个例子的图。

图5B是表示在P型阱2和N型沟道截止区域4之间施加有600V的电压的情况下的、场板各自的电位的控制的另一个例子的图。

图6是示意地表示本发明的实施方式2的半导体装置的结构的剖面图。

图7～图14是分别表示本发明的实施方式2的半导体装置的制造方法的第一～第八工序的剖面图。

图15是示意地表示本发明的实施方式3的半导体装置的结构的剖面图。

图16是示意地表示本发明的实施方式4的半导体装置的结构的剖面图。

图17A是示意地表示本发明的实施方式5的半导体装置的结构的剖面图。

图17B是示意地表示在本发明的实施方式5的半导体装置中，通过板构成的电容耦合的剖面图。

图18是示意地表示本发明的实施方式6的半导体装置的结构的剖面图。

图19是示意地表示本发明的实施方式7的半导体装置的结构的剖面图。

图20～图22是分别表示本发明的实施方式7的半导体装置的制造方法的第一～第三工序的剖面图。

图23是示意地表示本发明的实施方式8的半导体装置的结构的剖面图。