[发明专利]栅驱动MOSFET的静电放电测试结构及系统

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种栅驱动金属氧化物半导体场效应晶体管(MetatOxide Semicoductor Field Effect Transistor，以下简称：MOSFET)的静电放电(Electrostatic Discharge)测试结构及系统。

背景技术

互补型金属氧化物半导体(ComplementaryMetal-Oxide-Semiconductor，以下简称CMOS)技术已经步入亚微米时代，但随之而来的高级工艺开发的复杂性给提高静电放电网络的鲁棒性带来了很多困难。现有技术为解决这一问题，通常通过采用栅驱动(gate-driven)技术来提高静电放电网络的鲁棒性，而采用栅驱动技术需要产生栅偏置，因此在版图设计开发过程中需要解决由于采用栅驱动技术所带来的如何有效地产生栅偏置效应的问题。

图1A是现有技术进行静电放电测试时栅偏置对N型MOSFET的人体放电模型(Human Body Model，以下简称HBM)的静电放电鲁棒性的影响的效果图。如图1A所示，其中，横坐标为栅偏压V_G(单位为伏特)，纵坐标为HBM击穿电压(单位为千伏特)，沟道宽度W＝600微米的N型MOSFET器件的HBM击穿电压随栅偏置变化曲线为101A，沟道宽度W＝200微米的NMOSFET器件的HBM击穿电压随栅偏置变化曲线为102A。当栅偏置增加时，击穿电压也会相应增加。而击穿电压越大，N型MOSFET的鲁棒性就越强。由此可以看出，栅偏置在静电放电测试过程中可以有效提高静电放电网络的鲁棒性。但因为静电放电耐压能力在栅遭受过应力时会降低，因此当栅偏置增大到一定程度时，击穿电压会相应减小。因此，随着栅偏置的变化，击穿电压存在一个峰值。此时就需要选择合适大小的栅偏置，来使击穿电压达到最大值，从而使静电放电网络的鲁棒性最强。

图1B是现有技术进行栅驱动MOSFET的静电放电测试的栅驱动MOSFET的静电放电测试结构的结构图。如图1B所示，MOSFET101B的漏极与漏极焊盘102B连接，MOSFET101B的源极与源极焊盘103B连接。在MOSFET101B的栅极和源极焊盘103B间接有多晶硅电阻104B。此时，在漏极端加脉冲时，通过栅漏电容耦合效应，使MOSFET101B的栅上出现一个短暂的电压，进而达到产生栅偏置的目的。因为与电阻104B的不同电阻值相对应有不同的栅偏压和弛豫时间，因此MOSFET101B的栅极上产生的电压和电压的保持时间都会有所不同。此时，由于电阻104B的电阻值是固定的，要获取不同栅偏置的MOSFET的静电放电测试效果，就要针对不同栅偏置相应设计包括具有相应电阻值的电阻104B在内的测试结构，而这些结构类似的测试结构在版图设计中会占据很大空间。进而导致设计人员在选择电阻值时，为了节约版图空间，谨慎、保守地选择电阻值，这对MOSFET静电放电测试结构的版图设计也是不利的。

现有技术在采用栅驱动技术进行MOSFET的静电放电测试结构的版图设计过程中，产生栅偏置效应的MOSFET的静电放电测试结构有以下几种：第一种栅驱动MOSFET的静电放电测试结构是直接在MOSFET上施加栅偏置，而这种静电放电测试结构由于技术上的困难而很难实现，因此很少使用。第二种栅驱动MOSFET的静电放电测试结构是在栅极和源极间串联电阻，通过栅漏电容耦合效应产生栅偏置，但采用这种MOSFET的静电放电测试结构存在浪费版图空间，版图设计效率低的问题。

同时，现有技术在进行栅驱动MOSFET的静电放电测试时，栅驱动MOSFET的静电放电测试系统中有多个栅驱动MOSFET的静电放电测试结构，这些测试结构中的MOSFET的栅极和源极间均接有用来产生栅偏置的电阻。采用这种技术方案，会使各个栅驱动MOSFET的静电放电测试结构中的电阻在整个栅驱动MOSFET的静电放电测试系统中占据很大的版图空间，从而造成版图空间的浪费。

因此，如何设计栅驱动MOSFET的静电放电测试结构和系统来减小栅驱动MOSFET的静电放电测试结构在版图设计中占据的空间，提高栅驱动MOSFET的静电放电测试结构的版图设计的效率就成为亟待解决的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。