[发明专利]芯片尺寸两面连接封装件及其制造方法

说明书

技术领域

本发明涉及将半导体芯片与在位于其上下的第一主面及第二主面分别设置的外部连接用布线连接的芯片尺寸两面连接的封装件及其制造方法。

背景技术

芯片尺寸封装件(CSP)是指具备无限接近LSI芯片尺寸的大小、薄度的超小型封装件，另外，晶片级芯片尺寸封装件(WLCSP)，众所周知是作为在分割成各个LSI(单片化)之前，将LSI和电极彼此连接并用树脂将周围固定的、即在晶片上直接封装的超小型封装件(参照非专利文献1)。作为这种晶片级芯片尺寸封装件，在专利文献1中公开有可在上下层叠其它相同的封装件的两面电极封装件。

图16是表示在专利文献1公开的现有的两面电极封装件的图。在形成有电路元件的半导体基板的正面形成多层布线部。在该多层布线部的形成阶段在半导体基板形成孔，在该孔内形成与多层布线部连接的贯通电极。以使贯通电极的前端露出的方式在半导体基板的背面侧形成背面绝缘层。另外，在多层布线部最上层的布线层连接柱电极，且该柱电极被正面绝缘层覆盖。

接着，在正面侧，在从正面绝缘层露出的柱电极的前端形成突起电极，且在背面侧，在从背面绝缘层露出的贯通电极的前端形成突起电极。

这种芯片尺寸的两面电极封装件，因为其上下两面被绝缘层覆盖，所以能够容易地进行实验，并且可以在上下自由组合其它同样结构的封装件。完成的两面电极封装件的面积是与原来的LSI芯片完全相同大小的小型尺寸，而且，由于容易进行向基板的搭载，因此适合于高密度安装。从该特长出发，正在推进向便携电话机、数字摄影机等安装空间少的制品的搭载。

但是，通常，半导体制造工艺分为制作LSI的前工序和对其进行封装的后工序，覆盖前工序的专业制造商较少。现有的晶片级芯片尺寸封装件(WLCSP)的制造，需要在晶片上进行再布线、柱电极镀敷等的处理的工艺，即，需要接近前工序的设备，仅依靠现有的后工序设备不能够进行。因此，难以在与露出于绝缘层的表面的柱电极前端不同的位置设置外部连接用的突起电极。

现有技术文献

专利文献

专利文献1：日本特开2005-136187号公报

专利文献2：日本特开2006-210758号公报

非专利文献

非专利文献1：http://www.casio-micronics.co.jp/product/w_csp.html、CASIO MICRONICS株式会社网址，「W-CSP」

发明内容

发明要解决的课题

本发明的目的在于，解决相关问题，在进行可自由在上下组合其它同样结构的封装件的芯片尺寸两面连接封装件的制造时，将需要接近前工序的设备的工序以离线方式集约为部件。由此，后工序制造商不需要较大的投资即可参与，能够容易地追随今后的市场扩大。

另外，本发明目的在于，通过简单的单元，能够在和柱电极前端不同的位置配置外部电极。

用于解决课题的方案

本发明的芯片尺寸两面连接封装件及其制造方法，将在半导体基板上形成有LSI区域和电极连接区域的半导体芯片，与在位于其上下的第一主面及第二主面分别设置的外部连接用布线连接。不仅形成被支承部支承的柱电极，还对形成有与其连接的正面布线的带布线的柱电极部件进行形成。在电极连接区域的中央或其附近，在半导体基板开口相当于贯通电极的孔，在该孔内埋入低电阻金属，形成贯通电极。在贯通电极的上表面区域或电极连接区域，将通过支承部而整体地连结的带布线的柱电极部件的多个柱电极的每一个，一并固定且电连接。在第一主面侧，在半导体芯片和支承部之间的空间填充树脂后，通过剥离支承部使正面布线露出，在第二主面侧，磨削半导体基板，使贯通电极的前端露出。将在第一主面侧露出的正面布线及在第二主面侧露出的贯通电极的前端分别作为外部连接用的布线使用。

在所述正面布线上能够形成与其连接的外部连接用的外部电极，另外，在第二主面侧，对于磨削了的所述半导体基板，以使所述贯通电极的前端露出的方式涂敷背面绝缘层，能够形成与该贯通电极的前端连接的外部电极。

发明的效果

根据本发明，在进行可自由在上下组合其它相同结构的封装件的两面电极封装件的制造时，能够将需要接近前工序的设备的工序以离线方式集约为部件。

另外，根据本发明，能够以接近裸片的形式进行封装，以绝缘层覆盖封装件的两面，因此也可以充分进行检查，且能够容易地以芯片尺寸在充分地进行了良品检查的状态下进行三维层叠。

附图说明