[发明专利]半导体装置的制造方法

说明书

技术领域

本发明涉及半导体装置的制造方法，特别涉及包括蚀刻处理工序的半导体装置的制造方法。

背景技术

LSI(Large scale integration，大规模集成电路)等半导体装置通过在半导体衬底上交替地层积绝缘层和导电层来制造的。通常，针对通过CVD(Chemical Vapor Deposition，化学气相沉积)处理等形成在半导体衬底上的层进行通过蚀刻处理的图案化(patterning)，并且层积各层。蚀刻处理中，利用由平行平板或ICP(Inductive Coupled Plasma，电感耦合等离子体)、ECR(Electron Cyclotron Resonance，电子回旋共振)等各种装置产生的等离子体。

最近，在包括MOS(Metal Oxide Semiconductor)晶体管等半导体元件的半导体装置中，从高集成化等观点出发，需要三维结构的半导体元件。其中，简单说明三维结构的MOS晶体管的结构。

图12和图13是示出包括三维结构的MOS晶体管的半导体装置的外观立体图。图12表示蚀刻后述的导电层109之前的状态，图13表示蚀刻了导电层109之后的状态。参照图12和图13，半导体装置101包括：以从半导体衬底102的主表面103向垂直方向延伸的方式形成的导电性的多个突条部104。各突条部104的长度方向上在图13所示的状态下在夹持导电层109的位置上分别形成有源极区域和漏极区域。

在该半导体衬底102上形成有由SiO₂膜构成的绝缘层105。另外，在位于源极区域以及漏极区域之间的信道区域上以覆盖突条部104的方式形成有由薄的SiO₂膜106构成的硅氧化膜。其中，由于构成硅氧化膜的SiO₂膜106以覆盖突条部104的方式形成，因此在突条部104的上面107和面108之间具有层积方向的高阶梯差XI。

接下来，以覆盖该SiO₂膜106的方式形成由多晶硅构成的导电层109。之后，对该多晶硅的导电层109，将抗蚀剂110作为掩膜进行图案化，如图13所示的那样，通过蚀刻处理去除导电层109的预定区域。被留下的导电层109成为栅极电极。此时，突条部104的侧部生成蚀刻残渣物111。

在这里，当对具有这样的高阶梯差的多晶硅的导电层109进行蚀刻处理时，如日本专利文件特开平9-69511号公报所公开的那样，使得处理条件不同，以两个阶段进行蚀刻处理。这样的蚀刻处理是在例如上述的ICP等等离子体处理装置中被进行的，作为蚀刻气体通常使用对HBr或Cl₂添加了微量的O₂的气体。

在日本专利文件特开平9-69511号公报中，对于多晶硅导电层以主蚀刻处理和过蚀刻(over etching)处理两个阶段进行蚀刻处理。图14是示出蚀刻处理中蚀刻面积比和选择比之间的关系的曲线图。在图14中，横轴表示蚀刻面积比(％)，纵轴表示选择比(多晶硅/SiO₂)。

其中，所谓的蚀刻面积比是指相对于应当进行蚀刻的露出的多晶硅的面积S₂和通过蚀刻从多晶硅的下层露出的SiO₂的面积S₃的和的多晶硅的面积S₂的比。即，图12所示的状态中蚀刻面积比只为应当蚀刻的露出的多晶硅的面积S1，由于露出的SiO₂的面积S₃为0，因此成为100。另外，进行蚀刻，应当蚀刻的多晶硅消失，SiO₂全部露出的状态下，蚀刻面积比成为0。选择比是指在将对SiO₂的蚀刻率设为1的情况下对多晶硅的蚀刻率的比。