[发明专利]非易失性半导体存储器件

说明书

本申请是申请号为200710007976.1的中国专利申请的分案申请。

对关联申请的交叉引用

本申请基于申请日为2006年2月1日的在先日本专利申请第2006-024884号，并享有其优先权，其所有内容均通过参考包含在本申请中。

技术领域

本发明涉及使用具有电荷积累层和控制栅的存储晶体管的可电改写的非易失性半导体存储器件(EEPROM)及其制造方法。

背景技术

众所周知，具有MOS晶体管结构的EEPROM的存储单元具有在栅部的电荷积累层和控制栅并使用隧道电流将电荷注入电荷积累层和将电荷从电荷积累层中释放。该存储单元存储因电荷积累层的电荷积累状态不同所导致的阈值电压的差，作为数据“0”和“1”。例如为了将电子注入至作为电荷积累层的浮栅中，源和漏扩散层以及衬底被接地以对控制栅施加高的正电压。此时，电子由隧道电流从衬底一侧注入至浮栅中。因为电子的注入，存储单元的阈值电压移向正电压方向。为了将浮栅中的电子释放，控制栅被接地以对源和漏扩散层或者衬底施加高的正电压。此时，电子由隧道电流从浮栅释放至衬底一侧。由于电子的释放，存储单元的阈值电压移向负电压方向。

随着近来信息化社会的显著发展和数字化，在上述非易失性半导体存储器件的微型化和大容量化方面进步很快，但是由于微型化所带来的诸如短沟道效应和单元间串扰效应等问题，产品开发逐渐变得困难。短沟道效应是最严重的问题之一，它引起例如开关比的恶化，导致存储器性能显著降低。

鉴于这些问题，为了通过微型化获得高密度同时抑制短沟道效应，提出了一种单元构造，其中垂直于衬底的柱状沟道由浮栅和控制栅包围(参照JP A4-79369(公开))。

但是，在上述专利文献的单元结构中，为了提高控制栅和浮栅之间的电容耦合，控制栅和浮栅从沟道看去是互相层叠的，在这样的阵列结构中，单元之间的距离优选与单元自身的尺寸相同，以充分提高单元的密度。然而当采用实际应用的尺寸，例如45nm或者更小的单元尺寸和单元间距时，目前很难在极窄的区域内产生所提出的结构。

另外，在上述专利文献的提出的结构中，需要对单个单元使用共用的源和漏。但是，当采用此结构时，有要被读出的单元的等效电阻因其他电连接着的单元的信息(无论“0”或“1”)而变化，当某一实际数量(例如几百个或者几千个)的单元连接至一根字线时很难读出的问题。在此情况下，如果减少要连接至字线的单元数量，由例如外围电路所占据的区域会很大，使得不能增加单位面积的容量。

发明内容

如上所述，为了获得EEPROM的微型化和高容量化并有效抑制短沟道效应，存在诸如制造困难或者难以增加容量的问题。因此，期望在有效抑制短沟道效应的同时获得易于制造并能够增大容量的半导体非易失性存储器件。

根据本发明的第一方面，提供了一种非易失性半导体存储器件，包含：

半导体衬底；

以矩阵状形成于上述半导体衬底上的多个半导体柱；

在上述多个半导体柱之间、沿列方向以条带状形成于上述半导体衬底上的、作为字线的多个第一传导区域；

分别形成于上述多个半导体柱的顶上的多个第二传导区域；

沿行方向与上述多个第二传导区域相连接的多个位线；

分别形成在上述第一和第二传导区域之间的上述多个半导体柱上的、与上述第一和第二传导区域相接触的多个沟道区域；

在通过上述半导体衬底上方的第一绝缘膜连续形成的、在上述多个半导体柱之间沿列方向对着上述多个沟道区域的、并用作控制栅的多个第三传导区域；以及

分别通过位于上述多个沟道区域上部的第二绝缘膜、在高于上述多个第三传导区域的位置上形成的多个电荷积累区域。

根据本发明的第二方面，提供了一种制造非易失性半导体存储器件的方法，包括以下步骤：

在半导体衬底上散布覆盖有绝缘膜的半导体微粒；

在上述半导体衬底上生长与上述半导体衬底形成肖特基接触、并将上述半导体微粒嵌入在其中的传导层；

有选择地挖掘上述半导体衬底的表面，形成沿平行于位线方向排列的多个半导体板，在上述多个半导体板之间的空间里嵌入第一绝缘膜；

沿平行于与位线相交的字线方向设置多个平行凹槽，将上述半导体板加工成多个半导体柱；

向上述多个平行凹槽的底部注入杂质以形成多个字线；

通过第二绝缘膜在上述传导层下方的多个平行凹槽中形成控制栅线；

在上述多个平行凹槽中嵌入第三绝缘膜以将其表面形成为平坦的表面；并且