[发明专利]非易失性半导体存储器件无效
| 申请号： | 200810178672.6 | 申请日： | 2007-02-01 |
| 公开（公告）号： | CN101431079A | 公开（公告）日： | 2009-05-13 |
| 发明（设计）人： | 木下敦宽;白田理一郎;渡边浩志;室冈贤一;古贺淳二 | 申请（专利权）人： | 株式会社东芝 |
| 主分类号： | H01L27/115 | 分类号： | H01L27/115;H01L23/522;H01L21/8247;H01L21/768 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 郭 放 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | |||
| 搜索关键词： | 非易失性 半导体 存储 器件 | ||
1.非易失性半导体存储器件，包括：
半导体衬底；
以矩阵状形成于上述半导体衬底上的多个半导体柱；
在上述多个半导体柱之间、沿列方向以条带状形成于上述半导体衬底上的、作为字线的多个第一传导区域；
分别形成于上述多个半导体柱的顶上的多个第二传导区域；
沿行方向与上述多个第二传导区域相连接的多个位线；
分别形成在上述第一和第二传导区域之间的上述多个半导体柱上的、与上述第一和第二传导区域相接触的多个沟道区域；
在通过上述半导体衬底上方的第一绝缘膜连续形成的、在上述多个半导体柱之间沿列方向对着上述多个沟道区域的、并用作控制栅的多个第三传导区域；以及
分别通过位于上述多个沟道区域上部的第二绝缘膜、在高于上述多个第三传导区域的位置上形成的多个电荷积累区域，
其中，上述多个第二传导区域由n型硅形成，上述多个沟道区域由p型硅形成，且上述电荷积累区域是通过形成于上述半导体柱的侧表面上的氧化硅膜形成的氮化硅膜，上述电荷积累区域至少夹有位于上述多个第二传导区和上述多个沟道区域之间的p-n结界面。
2.根据权利要求1的器件，其中，在对上述控制栅施加控制电压时上述沟道区域完全耗尽。
3.根据权利要求1的器件，其中，上述第一传导区域是加入了杂质的半导体层。
4.根据权利要求1的器件，其中，上述第一传导区域是金属。
5.根据权利要求1的器件，其中，上述沟道区域的厚度小于等于上述控制栅的高度的一半。
6.包括多个层叠层的非易失性半导体存储器件，其中每个层叠层包括如权利要求1所述的器件。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的
