[发明专利]内建测试电路的半导体芯片

说明书

本申请是申请日为2005年8月5日、申请号为200510089740.8、发明名称为“内建测试电路的半导体芯片”的专利申请的分案申请。

技术领域

本发明涉及半导体集成电路芯片的可靠度测试领域，尤其涉及一种内建在芯片角落处的测试电路结构，可用来评估芯片结构的完整性。

背景技术

随着如晶体管等半导体元件的微小化，半导体集成电路的效能以及密度也大幅度的提升。当半导体集成电路的制造水平达到次微米或奈米的技术等级时，电阻-电容延迟即成为电路的效能是否能进一步提升的瓶颈。藉由降低金属内连结线路的线路电阻或者是降低介电层的电容都可以使电阻-电容延迟问题改善。其中，在降低金属内连结线路的线路电阻方面，芯片制造业者已经在工艺上采用铜金属，取代电阻率较高的铝金属，而在降低介电层的电容方面，则积极地找寻更低介电常数的介电材料。

然而，与过去所使用的氧化硅介电材料相比较，例如氟硅玻璃或者未掺杂硅玻璃等，目前所采用大部分的低介电常数的介电材料的机械强度仍嫌不足。此外，低介电常数的介电材料的另一个问题是界面间的黏合力差，不论是在两层相同的低介电常数的介电材料之间的界面，或者是在一层低介电常数的介电材料与另一层不同性质的介电层之间的界面。当进行后续的晶片处理步骤时，例如晶片切割，由于低介电常数的介电材料的黏合力不足，往往发生问题。

在进行晶片切割时，由于使用机械切刀碾切晶片造成晶片表面需承受应力，因此在晶片切割时或者晶片切割后，会发现在低介电常数的介电材料之间的界面形成界面脱层(interface delamination)现象或者芯片裂缝(chipcracking)，而影响到集成电路芯片的可靠度。目前用来监测这种界面脱层现象或者芯片裂缝的方式是采用所谓的非破坏性扫描式超音波显微镜(Scanning Acoustic Tomography，简称为SAT)技术，其可以在晶片切割后进行检测，或者是在芯片完成封装后进行检测。

然而前述的扫描式超音波显微镜技术却有其缺点，例如在晶片切割后进行SAT检测时，较小的芯片裂缝却无法利用扫描式超音波显微镜技术侦测出来，这是由于受限于扫描式超音波显微镜技术的侦检极限所致，通常扫描式超音波显微镜技术的所能侦测到的芯片裂缝大小的极限约为1微米左右。此外，若在芯片完成封装后进行SAT检测，即使可以侦检出界面脱层，但是却很难确认其发生位置是在芯片与封装材料之间的界面，或是在芯片本身内部的介电层中。

发明内容

本发明的主要目的即在提供一种内建在芯片四个脆弱角落处的测试电路结构，可用来评估芯片结构的完整性，以解决现有技艺的问题。

根据本发明的优选实施例，本发明提供一种内建测试电路的半导体芯片，包括一有源电路区域；一包围该有源电路区域的封环结构；一第一电路结构，其制作在该半导体芯片位于该封环结构外侧的一第一角落，并且该第一电路结构与该封环结构构成电连接组态，其中该第一电路结构具有一第一连接垫；以及一第二电路结构，其制作在该半导体芯片位于该封环结构外侧的一第二角落，并且该第二电路结构与该封环结构构成电连接组态，其中该第二电路结构具有一第二连接垫。

根据本发明的另一优选实施例，本发明一种内建测试电路的半导体芯片，包括一有源电路区域；一包围该有源电路区域的封环结构；一第一电路结构，其制作在该半导体芯片位于该封环结构外侧的一角落，并且该第一电路结构不与该封环结构构成电连接组态，其中该第一电路结构具有一第一连接垫；以及一第二电路结构，其制作在该半导体芯片位于该封环结构外侧的该角落，并靠近该第一电路结构，其中该第二电路结构与该第一电路结构成电连接组态，且该第二电路结构具有一第二连接垫。

为了使本领域技术人员能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。

附图说明

图1绘示的是本发明优选实施例内建在芯片四个角落用来评估芯片结构完整性的测试电路结构的上视示意图；

图2绘示的是沿着图1中的切线I-I所示的剖面示意图；

图3绘示的是本发明另一优选实施例具有内建测试电路结构的芯片在完成封装之后的剖面示意图；

图4绘示的是本发明另一优选实施例内建在芯片四个角落用来评估芯片结构完整性的测试电路结构的剖面示意图。

主要元件符号说明

10  集成电路芯片         12        有源电路区域

14  封环                 16        测试电路区域