[发明专利]半导体器件及其制造工艺

说明书

技术领域

本发明涉及半导体器件及其制造方法。特别地，本发明涉及半导体器件，其具有防止由辐射引起的软错误的结构，以及其制造方法。

背景技术

随着微制造技术的发展，半导体器件已经以高速度高度集成。高度集成的这些半导体器件中的一种是静态随机存取存储器(SRAM)。SRAM通常包括两个互补金属氧化物半导体反相器(CMOS反相器)。一个CMOS反相器的输入在一个连接节点处连接到另一CMOS反相器的输出，且一个CMOS反相器的输出在另一节点处连接到另一CMOS反相器的输出。下文中，这些连接节点称为节点n1和n2。

随着SRAM越来越小型化，连接到节点n1和n2的金属氧化物半导体场效应晶体管(MOSFET)中的扩散层的结电容和栅极电容也减小。当SRAM单元接收来自外部的辐射时，辐射在半导体结构中引起电子-空穴对。一些电子-空穴对泄露到作为漏极操作的扩散层中且储存在SRAM单元中的数据翻转。因此，SRAM单元不能正确地存储数据。这种现象称作软错误。由于软错误现象，根据SRAM单元的尺寸减小，与由辐射引起的电子-空穴对相比，断定连接到节点n1和n2的MOSFET的栅极电容和结电容减小。最近，对于高度集成的SRAM来说，软错误现象是最主要的问题之一。

提出了一些方案以防止由于发生软错误现象而引起的操作失败。一种方案是将电容提供到SRAM单元的节点n1和n2。通过将电容提供到节点n1和n2，可以在节点n1和n2中获得足够的电荷并防止软错误现象的发生。如上对节点n1和n2提供电容的方案公开在日本未审专利公开No.2005-183420、2002-289703和2002-076143中。

图14是日本未审专利公开No.2005-183420中所述的相关半导体器件的截面图。图14示出了提供到节点n1和n2的电容的结构(相当于日本未审专利公开No.2005-183420中的图7和8)。第一层间绝缘膜202和第二层间绝缘膜203形成在半导体衬底201上。孔208形成在第二层间绝缘膜203中。第一下电极204形成在孔208的侧壁和底壁上。第二下电极205注入在孔208中。第一下电极204和第二下电极205相当于上述节点n1或n2的节点线。电容绝缘膜206形成在第二层间绝缘膜203、第一下电极204和第二下电极205的整个表面上。上电极207形成在电容绝缘膜206的一部分上。电容器由包括第一下电极204和第二下电极205的下电极、电容绝缘膜206和上电极207构成。该电容器对应于提供给节点n1和n2的电容器。

下文中，将描述用于半导体器件的制造工艺。如图15所述，第一层间绝缘膜202和第二层间绝缘膜203形成在半导体衬底201上。孔208选择性地形成在第二层间绝缘膜203中。可以将已知的光刻和干法蚀刻用于形成孔208并省略其详细解释。

如图16所示，沿第二层间绝缘膜203的主平面203a、孔208的侧壁和底壁形成第一下电极204。形成第二下电极205以便填充孔208。

使用已知蚀刻，例如化学或机械抛光，去除第二下电极205和第一下电极204直到露出第二层间绝缘膜203的主平面203a。如图17所示，用第一下电极204和第二下电极205填充孔208。

如图18所示，通过淀积形成将成为电容绝缘膜206和上电极207的导电层。上电极207通过构图导电层而形成。

然而，在如上所述的相关半导体器件中，不能获得电容绝缘膜206的足够绝缘性能。下文中，将解释该原因。图19示出了详细的第二下电极205。第一下电极204沿孔208的内壁形成。用于导线的孔208用第二下电极205填充。除第一下电极204和第二下电极205之外，电容器由电容绝缘膜206和上电极207构成。如图19所示，第二下电极205由钨的化学气相淀积形成。通过显微镜观察孔208，从孔208的侧壁和底壁生长的钨的柱状晶体注入到孔208中。因此，当线宽度较窄时，也就是说，孔208的宽度较窄时，从两个侧壁生长的钨的柱状晶体在孔208的中心处相互接触。在孔208的中心处，钨柱状晶体的生长停止。因此，在孔208的中心周围形成微小中空，其宽度从几埃到10埃。该中空称作缝隙。结果，生长形成在连接线(下电极204、205)上的电容绝缘膜206的气体材料在中空周围不均匀地流动。电容绝缘膜206的成分在中空周围不均匀，且孔208中心周围的电容绝缘膜206的绝缘性能变弱。因此，不能获得电容绝缘膜206的足够绝缘性能。