[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种半导体装置及其制造方法。特别涉及一种N型MISFET和P型MISFET具有由不同的绝缘材料构成的栅极绝缘膜的半导体装置及其制造方法。 

背景技术

伴随着半导体集成电路装置的高集成化和高速化，MISFET的微细化在不断地深入，以氧化铝(Al₂O₃)、氧化铪(HfO₂)以及硅酸铪(HfSiO₂)为代表的由电介质材料构成的栅极绝缘膜正代替现有的由氧化硅膜(或者硅化氧化氮化膜)构成的栅极绝缘膜步入实用阶段。因为与氧化硅膜相比这样的电介质膜的介电常数非常大，所以能够使物理膜厚厚一些，从而能够避免产生伴随着由氧化硅膜构成的栅极绝缘膜的薄膜化所导致的栅极漏电流增大的问题。但在用多晶硅膜作为形成在由这样的电介质膜构成的栅极绝缘膜的栅电极的情况下，特别是在P型MISFET中，阈值电压会由于被称为费米能级钉扎效应(Fermi Level Pinning)的现象(参考例如非专利文献1)而产生偏移(shift)，装置性能会恶化。因此，尽管构成N型MISFET(以下称其为N型MIS晶体管)的栅极绝缘膜能够用电介质膜，构成P型MISFET(以下称其为P型MIS晶体管)的栅极绝缘膜(换句话说，必须由相互不同的绝缘材料构成N型MIS晶体管和P型MIS晶体管的栅极绝缘膜)却不能够使用电介质膜。 

备受关注的是具有栅电极使用金属膜的金属栅电极的MISFET，用它来解决伴随着栅极绝缘膜的极薄膜化所造成的多晶硅栅电极的耗尽电容的明显化问题以及硼在沟道区域穿透的问题。 

这里，在栅电极使用多晶硅膜的情况下，通过在构成N型MIS晶体管的多晶硅栅电极中注入n型杂质，在构成P型MIS晶体管的多晶硅栅电极中注入p型杂质来构成双栅极结构。相对于此，在栅电极使用金属膜的情况下，通过在N型MIS晶体管和P型MIS晶体管中分别形成金属栅电极来构成双金属栅电极结构。 

这样一来，通过在N型MIS晶体管和P型MIS晶体管中采用由不同的金属材料构成的金属栅电极，便根据MIS晶体管的导电型控制金属栅电极的工作函数(参考例如非专利文献2及非专利文献3)。而且，因为金属栅电极材料的工作函数在很大程度上依赖于栅极绝缘膜的材料，所以要想实现MIS晶体管的高性能化，则需要在N型MIS晶体管和P型MIS晶体管中分别最佳化地形成栅极绝缘膜(参考例如非专利文献4)。 

《非专利文献1》C.Hobbs et al.，“Fermi Level Pinning at the PolySi/Metal Oxide Interface”，VLSI Tech.Digest 2003 

《非专利文献2》S.B.Samavedam et al.，“Dual-Metal Gate CMOS with HfO2 Gate Dielectric”，IEDM Tech.Digest 2002 

《非专利文献3》Z.B.Zhang et al.，“Integration of Dual MetalGate CMOS with TaSiN(NMOS)and Ru(PMOS)Gate Electrodeson HfO2 Gate Dielectric”，VLSI Tech.Digest 2005 

《非专利文献4》S.C.Song et al.，“Highly Manufacturable 45nmLSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration”，VLSI Tech.Digest 2006 

发明内容

-发明要解决的问题- 

然而，当在N型MIS晶体管和P型MIS晶体管中分别由不同的绝缘材料形成栅极绝缘膜时，则存在以下问题。 

这里，作为在N型MIS晶体管和P型MIS晶体管中分别形成栅极绝缘膜的方法，有以下几种。