[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种半导体装置的结构及其制造方法，特别涉及装载有具有各种厚度的栅极绝缘膜的金属绝缘体半导体场效应晶体管(MISFET：Metal Insulator Semiconductor Field Effect Transistor)的半导体装置及其制造方法。

背景技术

近年来，随着半导体集成电路装置的高集成化、高性能化及高速化的发展，正在对金属绝缘体半导体场效应晶体管(以下，称为金属绝缘体半导体晶体管)的栅极绝缘膜进行缩放比例(scaling)。但由于当栅极绝缘膜的厚度薄到某种程度时，因直接隧道效应(direct tunneling)所引起的漏电流会飞跃性增大，结果造成不能无视芯片所消耗的电力，故而在为现有的栅极绝缘膜的氧化膜中，薄膜化正接近于极限。于是，使用了介电常数为以往的栅极氧化膜的3倍以上的HfO₂和HfSiON等那样的高介电常数绝缘膜的栅极绝缘膜就备受瞩目。

但是，除了逻辑电路以外，还将存储器单元、模拟电路或I/O电路等混合装载在同一芯片上的半导体装置中，在一个芯片内使用了多种电源电压。例如，将相对较低的电源电压用在配置逻辑电路等的区域中(以下，称为核心(Core)区域)，将相对较高的电源电压用在配置I/O电路等的区域中(以下，称为I/O区域)。

为了将高介电常数栅极绝缘膜用在这样的混合装载型半导体装置中，例如，提出了图14(a)～图14(d)所示的工序。这里，形成在核心区域中的金属绝缘体半导体晶体管和形成在I/O区域中的金属绝缘体半导体晶体管的导电型彼此相同。

首先，如图14(a)所示，在基板101上形成浅沟槽隔离(STI：ShallowTrench Isolation)102，将核心区域的活性区域101a和I/O区域的活性区域101b划分开，然后，在基板101上形成较厚的栅极氧化膜103。

其次，如图14(b)所示，以覆盖I/O区域的抗蚀剂图案104为掩模，对较厚的栅极氧化膜103进行蚀刻，来除去核心区域的活性区域101a上的较厚的栅极氧化膜103。

其次，如图14(c)所示，在包括露出核心区域的活性区域101a上、及覆盖I/O区域的活性区域101b的较厚的栅极氧化膜103上的基板101上形成高介电常数绝缘膜105之后，如图14(d)所示，在高介电常数绝缘膜105上沉积栅极电极材料膜106。接着，在各活性区域101a及101b上使栅极电极材料膜106图案化，形成各金属绝缘体半导体晶体管的栅极电极，省略图示。

【专利文献1】日本特开2004-128316号公报

一般在混合装载型半导体装置中，希望将高介电常数栅极绝缘膜用在低电源电压中，但并不一定要将高介电常数栅极绝缘膜用在高电源电压中，相反，因所施加的高电压会使高介电常数栅极绝缘膜的可靠性劣化等理由，有时并不希望使用高介电常数栅极绝缘膜。

而在图14(a)～图14(d)所示的现有例子中，由于不仅将高介电常数绝缘膜105用在形成在为低电源电压的核心区域的金属绝缘体半导体晶体管的栅极绝缘膜中，而且将其用在形成在为高电源电压的I/O区域的金属绝缘体半导体晶体管的栅极绝缘膜中，因此不能对应那样的情况。即，产生了在I/O区域中形成的金属绝缘体半导体晶体管的栅极绝缘膜的可靠性劣化这样的问题。

并且，在上述现有例子中，是以这样的内容为前提的：将相同高介电常数绝缘膜105用作构成逻辑电路的N型金属绝缘体半导体晶体管及P型金属绝缘体半导体晶体管的栅极绝缘膜，且将在栅极氧化膜103上形成有相同高介电常数绝缘膜105的叠层结构用作构成I/O电路的N型金属绝缘体半导体晶体管及P型金属绝缘体半导体晶体管的栅极绝缘膜。但由于可靠性和栅极泄漏(gate leak)特性等的不同，有时在N型金属绝缘体半导体晶体管及P型金属绝缘体半导体晶体管中对是否使用高介电常数栅极绝缘膜的必要性不同。

针对于此，在专利文献1中公开了在高电源电压的金属绝缘体半导体晶体管和低电源电压的金属绝缘体半导体晶体管中分别使用介电常数不同的栅极绝缘膜的技术，在该现有技术中，必要要对各电压的金属绝缘体半导体晶体管分别进行栅极电极形成工序和侧壁隔离物形成工序，存在有使制造方法变得复杂的问题。

发明内容

如上所鉴，本发明的目的在于：提供一种根据需要在同一基板上分别使用介电常数不同的多种栅极绝缘膜的半导体装置的结构、及实现该结构的简单制造方法。