[发明专利]芯片堆栈封装结构及其制造方法

说明书

技术领域

本发明涉及一种半导体封装结构，且尤其涉及一种堆栈封装结构及其制造方法。

背景技术

随着电子产品功能与应用的需求的急遽增加，封装技术也朝着高密度微小化、单芯片封装到多芯片封装、二维尺度到三维尺度的方向发展。其中系统化封装技术(System In Package)是一种可整合不同电路功能芯片的较佳方法，利用表面粘着(Surface Mount Technology；SMT)工艺将不同的芯片堆栈整合于同一基板上，借以有效缩减封装面积。具有体积小、高频、高速、生产周期短与低成本的优点。

请参照图4，图4是根据一现有技术的芯片堆栈封装结构400所绘示的结构剖面图。芯片堆栈封装结构400包括基板410、第一芯片420、第二芯片430以及多条打线440和450。其中第一芯片420固设于基材410上，并通过打线440与基材410电性连接。第二芯片430堆栈于第一芯片420上，且通过打线450与基板410电性连接。

然而，由于迭设于上层的芯片，例如第二芯片430，必须迁就下层芯片(第一芯片420)的打线(打线440)配置，因此上层芯片(第二芯片430)尺寸必须小于下层芯片。因此，也限制了芯片堆栈的数量与弹性。又因为上层芯片的尺寸较小，必须延长打450的配线长度并扩大其线弧，方能使其与基材410电性连接。当后续进行压模工艺时，该些被延长的打线容易受到冲移，而出现短路的现象，影响工艺良率。

请参照图5，图5是根据另一种芯片堆栈封装结构500所绘示的结构剖面图。芯片堆栈封装结构500包括基板510、第一芯片520、第二芯片530、多条打线540和550以及位于第一芯片520和第二芯片530的间的虚拟芯片560。其中第一芯片520迭设于基板510上，并通过打线540使第一焊垫570与基材510电性连接；虚拟芯片560迭设于第一芯片520上；第二芯片则迭设于虚拟芯片560上，并通过打线550使第二焊垫580与基材510电性连接。通过尺寸小于第一芯片520的虚拟芯片560的设置，不仅可在第一芯片520和第二芯片530之间，提供足够的布线空间与线弧高度，以容纳打线540，而且不会限制上层芯片(第二芯片530)的堆栈尺寸。因此，第二芯片530的尺寸实质等于第一芯片520的尺寸。

然而，虚拟芯片的设置，不仅会增加芯片堆栈的厚度，且徒增工艺成本，更限制了装结构微小化与高密度的趋势。

因此，有需要提供一种良率高、工艺低廉且不会限制封装密度的芯片堆栈封装结构。

发明内容

本发明所要解决的技术问题在于提供一种芯片堆栈封装结构，以解决现有技术技术中电性连接上层芯片与基材的打线配线长度过长以及线弧过大的问题，从而解决现有技术芯片堆栈封装结构良率封及封装密度不高的问题。

为实现上述目的，该芯片堆栈封装结构包括：基材、第一芯片、图案化线路层、第二芯片以及封胶树脂。其中该基材具有第一表面与相对的第二表面，且第一芯片位于基材的第一表面，第一芯片具有第一主动面与相对的第一晶背，第一主动面面对基材，并与基材以倒装焊封装接合方式电性连接。图案化线路层形成于晶背上且直接接触该第一晶背，并通过至少一条打线与基材电性连结。第二芯片位于图案化线路层上，具有第二主动面以及配置于第二主动面上的至少一个第二焊垫，其中此第二焊垫与图案化线路层电性连接，再经由打线与基材电性连接。封胶树脂则填充于基材、第一芯片、图案化线路层及第二芯片之上，最后再于基材的第二表面形成多个外部端子，较佳的，该些外部端子例如是锡球，并通过该些外部端子以电性连接至其它外部电路。

本发明的又一目的在提供一种芯片堆栈封装结构的制造方法，以解决现有技术技术中电性连接上层芯片与基材的打线配线长度过长以及线弧过大的问题，从而解决现有技术芯片堆栈封装结构良率封及封装密度不高的问题。