[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种使用SOI构造的基板的半导体装置及其制造方法，特别是涉及具有分离槽的半导体装置及其制造方法。

背景技术

使用SOI(Silicon On Insulator)构造的基板的半导体装置，采用了使用氧离子的离子注入的SIMOX(Separation By Implanted Oxygen)法、硅基板的贴合法等技术形成，例如，像图11所示的半导体装置那样，在用作支撑基板的第一硅基板101之上，依次层叠用作绝缘体的氧化硅膜103和用作表面基板的第二硅基板102而构成。像这样使用SOI构造的半导体装置，通过在分离元件时使用分离槽(沟)可以达到高耐压化和高集成化的目的。

对于使用SOI构造的基板的半导体装置，对现有的制造方法通过图11进行说明。图11为示意性地表示专利文献1(现有例)的半导体装置的构成的部分剖视图。

在此制造方法中，在形成用于分离元件形成区域150的分离槽109的同时，也形成了设于适当的空白区域中的基板接触用区域110。进而，在分离槽109由TEOS氧化膜111完全填充时，基板接触区域110的底部堆积了与元件形成区域150的平坦部同等膜厚的TEOS氧化膜111。之后，对元件形成区域150的触点115s、115g、115d以及基板触点115c分别(几乎是同时)进行开口处理。之后，形成布线116。通过以上步骤，不会使形成基板触点115c的制造工序增大化、复杂化，即可使支撑基板(第一硅基板101)与基板表面的外部连接用电极200G相连接。

专利文献1：专利第3510576号。

然而，随着半导体装置的高集成化进步，相对于半导体装置的表面积，分离槽所占的比例提高。因此，有必要缩小分离槽的宽度、增加可形成元件的区域。

但是，专利文献1的例子中，作为分离槽109的填充材料使用的是TEOS氧化膜111，因此填充时的填入性差。并且，分离槽109的宽度缩小到一定程度以上的话，分离槽109内的TEOS氧化膜111中会产生空隙、接缝等，不能确保足够的分离耐压，可能会产生半导体装置的特性恶化以及可靠性欠佳等情况。不能保证足够的分离耐压的话，支撑基板(第一硅基板101)的电压不能固定，元件耐压发生变动，半导体装置的特性恶化，进而成为误动作的起因。

发明内容

本发明的主要的课题为即使缩小的分离槽的宽度也不会产生半导体装置的特性恶化以及可靠性欠佳的情况。

本发明的第一方式为一种半导体装置，其特征为，具有：在第一半导体基板上经由第一绝缘膜层叠有第二半导体基板的基板；在上述第二半导体基板上形成有元件的元件形成区域；除去上述第二半导体基板而形成开口部的基板接触开口部区域；形成有分离上述第二半导体基板上的元件间的分离槽的分离槽区域；在上述分离槽的表面上形成的第二绝缘膜；填充在上述分离槽中的多晶硅；贯通上述基板接触开口部区域的上述第一绝缘膜并通到上述第一半导体基板的底孔；和在上述底孔内与上述第一半导体基板连接的布线层。

本发明的第二方式为一种半导体装置的制造方法，其特征为，包括以下工序：在第一半导体基板上经由第一绝缘膜层叠有第二半导体基板的基板上，在元件形成区域以外的区域中形成场绝缘膜；在上述场绝缘膜上形成具有用于形成分离槽及基板接触开口部的图形部的硬质掩模；除去从上述硬质掩模的上述图形部露出的上述场绝缘膜及上述第二半导体基板，使上述第一绝缘膜露出，形成上述分离槽及上述基板接触开口部；在上述分离槽及上述基板接触开口部中的至少上述第二半导体基板的表面上，形成第二绝缘膜；以至少完全填充上述分离槽的方式堆积预定厚度的多晶硅；将上述多晶硅深腐蚀预定量；在上述多晶硅的表面上形成绝缘膜后，除去上述硬质掩模；除去上述基板接触开口部内的至少上述第一绝缘膜，形成通到上述第一半导体基板的底孔；以及在上述底孔内的上述第一半导体基板上形成布线层。

根据本发明(技术方案1-7)，由于使用了填充分离槽时填入性较好的多晶硅，因此能够缩小分离槽的宽度。由此，能够减少分离槽区域相对半导体装置的表面积所占的比例，实现半导体装置的进一步高集成化。

附图说明

图1为示意性地表示本发明的实施方式1的半导体装置的构成的局部剖视图。

图2为示意性地表示本发明的实施方式1的半导体装置的制造方法的第一工序剖视图。

图3为示意性地表示本发明的实施方式1的半导体装置的制造方法的第二工序剖视图。

图4为示意性地表示本发明的实施方式1的半导体装置的制造方法的第三工序剖视图。