[发明专利]半导体集成电路

说明书

技术领域

本发明涉及控制半导体集成电路中衬底电压的技术。

背景技术

近年来，需要基于MOS元件衬底电压的控制，来减小源于PVT(工艺、电压变化、温度)的半导体集成电路衬底电压的变化，从而实现最优延迟设置，并减小功耗，其中MOS元件用于供给衬底电压。为了实现该需求，需要供给衬底电压控制电路，其用于监测供给衬底电压的MOS元件的特性，并通过供给衬底电压的MOS元件，给半导体集成电路供给与实际延迟值一致的最优衬底电压。有两种传统的电路来实现这种衬底电压控制。

第一种传统的例子是这样的构造：通过用于供给衬底电压的MOS元件，将衬底电压供给半导体集成电路，从而用于供给衬底电压的MOS元件的饱和电流为常数，这在非专利文件1中有所叙述。该例子的原理图示于图12中。

第二种传统的例子这样的构造：对与待控制的电路具有相同电路配置的复制电路的延迟进行监测，从而将使所获取的延迟值为最优的衬底电压供给实际电路(半导体集成电路)，这在非专利文件2中有所叙述。

非专利文件1：(M.Sumita、S.Sakiyama、M.Kinoshita、Y.Araki、Y.Ikeda及K.Fukuoka的“MixedBody Bias Techniques with Fixed Vt and Ids GenerationCircuits(具有固定Vt和Ids生成电路的混合体偏置技术)”，ISSCC Digestof Technical Papers，158页-159页，2004年1月)

非专利文件2：(J.Tschanz、J.Kao、S.Narendra、R.Nair、dantoniadis、A.Chandrakasan及V.De的“Adaptive Body Bias for Reducing Impacts ofDie-to-Die and Within-DieParameter Variation on Microprocessor Frequencyand Leakage(减小裸片间和裸片内参数变化对微处理器频率和漏电流的影响的调适性偏置)”，ISSCC Digest of Technical Papers，412页-413页，2002年1月)

发明内容

所解决的技术问题

然而，这两种构造具有如下问题。不可能仅通过第一种传统例子中所述的将饱和电流保持为常数，来最优化地校正延迟值。在这种电路中，漏电容主要地影响延迟值，具体来说，虽然为了校正用于供给衬底电压的MOS元件的饱和电流而供给了正向衬底电压(衬底电压的方向是使供给衬底电压的MOS元件以高速来操作的方向)，但是漏电容还会增加，使用于供给衬底电压的MOS元件的延迟值不能如预料地那样得到改善，因此很难最优化地校正延迟值。漏电容与衬底电压的依赖关系以下面的公式(1)来表示。

Cd＝Cd(0)(1+Vr/Vbt)^-1/m    (1)

Cd：漏电容

Vr：施加的电压

Vbt：用于供给衬底电压的MOS元件的衬底电压

m：自然数2或3

在第二传统的例子中，为了最优化整个半导体集成电路，需要对所有电路进行监测。而且，不可能控制具有阈值Vt的所有电路。

本发明的主要目的是解决这两种传统例子的问题。

解决问题的技术手段

为了解决上述问题，本发明的特征在于不仅监测供给衬底电压的MOS元件的饱和电流，还监测其漏电容，并以这样的方式来确定衬底电压：在确定时考虑由于PVT而导致的漏电容值的变化。更具体地，本发明供给了以下结构。

依据本发明的半导体集成电路包括：

衬底电压控制电路，至少包括用于供给衬底电压的MOS元件，所述衬底电压控制电路用于控制所述半导体集成电路的衬底电压的供应；

漏极电流设定器，用于通过控制所述供给衬底电压的MOS元件的衬底电压，来调节所述供给衬底电压的MOS元件的漏极电流；

MOS元件特性检测电路，包括特性检测元件，用于检测所述供给衬底电压的MOS元件的特性；和

漏极电流校正器，用于依据所述MOS元件特征检测电路所检测的所述供给衬底电压的MOS元件的特性，通过控制所述供给衬底电压的MOS元件的衬底电压，来校正所述供给衬底电压的MOS元件的漏极电流。因此，可以在半导体集成电路中实现精确的延迟校正。