[发明专利]半导体存储器及其制造方法

说明书

相关申请的交叉引用

本申请基于2000年9月8日申请的申请号为2000-274221的在先日本专利申请，并要求其优先权，在本说明书中引证其全部内容。

技术领域

本发明涉及动态型半导体存储器(DRAM)及其制造方法。

背景技术

以往的DRAM由存储器单元构成，而存储器单元由MOS晶体管和电容器构成。通过采用沟槽电容器结构和叠层电容器结构，DRAM的微细化已获得很大的进步。现在，如果最小加工尺寸为F，那么单位存储器单元的面积(单元尺寸)已缩小到2F×4F＝8F²。即，最小加工尺寸F随世代变化，一般单元尺寸为αF²时，系数α也随世代变小，现在F＝0.18μm，已实现了α＝8。

为了确保今后有与以往不变的尺寸或芯片尺寸的趋势，要求满足在F＜0.18μm中，α＜8，并且在F＜0.13μm中，α＜6，因而有微细加工同时如何将单元尺寸形成为小面积的大课题。为此，提出使1个晶体管/1个电容器的存储器单元为6F²或4F²的大小的各种建议。但是，存在邻接存储器单元之间电气干扰变大的问题，以及加工和膜生成等制造技术上的困难，因而不容易实用化。

发明概述本发明的半导体存储器包括以下部分：源扩散层(形成在所述半导体衬底上，与固定电位线连接)；柱状半导体层(按阵列状配置，形成在所述源扩散层上，一端与所述源扩散层连接，通过该源扩散层使所述柱状半导体层的规定的半导体层之间共同连接，获得积蓄过剩的多数载流子的具有第一阈值电压的第1数据状态和释放所述过剩的多数载流子的具有第2阈值电压的第2数据状态)；漏扩散层(形成在所述柱状半导体层的另一端)；和栅电极(通过栅绝缘膜与所述柱状半导体层对置，与所述字线连接)；字线(与栅电极连接)；位线(连接到所述漏扩散层，其中该位线与所述字线正交)。

附图说明

图1是展示本发明实施例的DRAM单元阵列的布图的图。

图2是图1的A-A’剖面图。

图3是图1的B-B’剖面图。

图4是该DRAM单元阵列的等效电路图。

图5是表示该DRAM单元的字线电位和体电位的关系的图。

图6是用于说明该DRAM单元的数据读出方式的图。

图7是用于说明该DRQM单元的数据读出方式的图。

图8是该DRQM单元的“1”数据读出/刷新的操作波形。

图9同样是“0”数据读出/刷新的操作波形。

图10同样是“1”数据读出/“0”数据写入的操作波形。

图11同样是“0”数据读出/“1”数据写入的操作波形。

图12是展示该DRAM单元阵列的制造步骤的图。

图13是展示该DRAM单元阵列的制造步骤的图。

图14是展示该DRAM单元阵列的制造步骤的图。

图15是展示该DRAM单元阵列的制造步骤的图。

图16是展示该DRAM单元阵列的制造步骤的图。

图17是展示该DRAM单元阵列的制造步骤的图。

图18是展示其它衬底结构的图。

图19是该DRAM单元阵列的剖面图。

图20是其它DRAM单元阵列的剖面图。

图21是展示其它实施例的存储器单元结构的图。

图22是展示该实施例的DRAM单元阵列的布图的图。

图23是图22的B-B’剖面图。

图24是图22的A-A’剖面图。

图25是展示该实施例的DRAM单元阵列的制造步骤的图。

图26是展示该实施例的DRAM单元阵列的制造步骤的图。

图27是展示该实施例的DRAM单元阵列的制造步骤的图。

图28是展示该实施例的DRAM单元阵列的制造步骤的图。

图29是展示该实施例的DRAM单元阵列的制造步骤的图。

图30是用图28的步骤获得的结构的透视图。

图31是展示其它实施例的存储器单元结构的图。

图32A是展示该实施例的衬底前处理步骤的平面图。

图32B是图32A的A-A’剖面图。

图33A是展示该实施例的衬底前处理步骤的平面图。

图33B是图33A的A-A’剖面图。

图34是该实施例的DRAM单元阵列的平面图。

图35A是展示该实施例的制造步骤的图34的A-A’剖面图。

图35B是展示该实施例的制造步骤的图34的B-B’剖面图。