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- [实用新型]一种测试结构-CN201420351586.1有效
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盛亚;姚晓芳
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中芯国际集成电路制造（北京）有限公司
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2014-06-27
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2014-10-29
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G01R27/02
- 本实用新型提供一种测试结构，至少包括：分别包含信号焊盘和接地焊盘的第一、第二测试结构；漏极和栅极分别电连接于不同信号焊盘的MOS结构；当有一个直流焊盘时，MOS结构的基极电连接该直流焊盘，其源极电连接接地焊盘；当有两个直流焊盘时，MOS结构的基极和源极分别电连接该两个直流焊盘或其源极电连接接地焊盘，其基极和深N阱分别电连接该两个直流焊盘；当有三个直流焊盘时，MOS结构的基极和深N阱分别电连接其中两个直流焊盘，其源极电连接另一直流焊盘。利用本实用新型的测试结构能根据对晶圆面积的需求灵活设计测试结构中焊盘的分布，节约晶圆面积的同时可有效地实现高频交流信号下对射频MOS结构的输出阻抗的测试。
- 一种测试结构
- [发明专利]半导体装置及其制造方法-CN201310001570.8有效
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高野和丰
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三菱电机株式会社
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2013-01-04
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2013-07-24
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H01L29/36
- 在单元区域，在N－型漏极层（2）上设置有P－型基极层（5）。在中间区域，在N－型漏极层（2）上设置有（P）型基极层（6）。在P－型基极层（5）内设置有N+型源极区域（7）。源极电极（10）连接于P－型基极层（5）和P型基极层（6）。栅极焊盘（11）在焊盘区域隔着绝缘膜（12）设置在N－型漏极层（2）上，与栅极电极（8）连接。P型基极层（6）的栅极焊盘（11）侧是杂质浓度梯度比P－型基极层（5）平缓的VLD（VariationLateralDoping）结构。
- 半导体装置及其制造方法
- [发明专利]一种静电放电保护电路-CN200910195957.5无效
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单毅;何军
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上海宏力半导体制造有限公司
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2009-09-17
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2011-04-20
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H01L27/04
- 一种静电放电保护电路，包括多个栅极接地并联的NMOS管；每个NMOS管的漏极连接焊盘Pad，栅极接地，源极接地，衬底接地；将NMOS管分组，每组包括至少一个NMOS管；每组NMOS管的四周用P-well一种静电放电保护电路，包括多个并联的NFOD管；每个NFOD管的漏极连接焊盘Pad，源极接地，衬底接地；将NFOD管分组，每组包括至少一个NFOD管；每组NFOD管的四周用P-well接触包围。可以使每组位于中间的寄生NPN的基极电阻与位于两侧的寄生NPN的基极电阻相差较小，当有ESD脉冲加在PAD上产生漏电流流入基极电阻时，可以使所有NPN的基极-发射极正偏，所有NPN均匀导通。
- 一种静电放电保护电路
- [发明专利]电子元件封装结构-CN201210023735.7无效
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谭瑞敏;戴明吉;刘汉诚
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财团法人工业技术研究院
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2012-02-03
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2012-11-07
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H01L23/48
- 本发明公开一种电子元件封装结构，其包括半导体元件、第一保护层、第一导体焊垫、第二导体焊垫、至少一导通结构以及第二保护层。半导体元件包括半导体基极、射极、集极以及栅极。射极与栅极位于半导体基极的第一表面上，集极位于半导体基极的第二表面上。第一保护层位于栅极周围的半导体基极的第一表面上。第一导体焊垫位于第一保护层上。第二导体焊垫位于半导体基极的第二表面上的集极上方。上述导通结构贯穿第一保护层、半导体基极的第一表面与第二表面以及集极，电连接第一导体焊垫与第二导体焊垫。第二保护层位于导通结构与半导体基极之间。
- 电子元件封装结构
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